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公开(公告)号：CN119690378A
公开(公告)日：2025-03-25
申请号：CN202411285452.9
申请日：2024-09-13
IPC: G06F7/485
Abstract: 公开了一种对多个数据执行累加运算的加速器，每个数据是浮点类型。一种操作加速器的方法，包括：加载第一数据；找到第一指数，该第一指数是第一数据的指数中的最大值；通过基于第一指数对第一数据的第一尾数执行移位来生成对齐的第一尾数，并且通过对对齐的第一尾数进行累加运算来生成第一累加值；加载第二数据；找到第二指数，该第二指数是第二数据的指数中的最大值；以及通过对第一累加值进行移位来生成第一对齐累加值，通过对第二数据的第二尾数进行移位来生成对齐的第二尾数，并且通过对对齐的第二尾数和第一对齐累加值进行累加运算来生成第二累加值。
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公开(公告)号：CN112734019A
公开(公告)日：2021-04-30
申请号：CN202011108435.X
申请日：2020-10-16
Applicant: 三星电子株式会社
Abstract: 一种神经形态封装设备，包括脉动阵列封装和控制器。脉动阵列封装包括沿第一方向和第二方向布置成脉动阵列的神经形态芯片。控制器与控制神经形态芯片的主机通信。神经形态芯片中的每一个在第一方向上顺序地传送神经网络系统的多个层的权重以存储权重。第一神经形态芯片基于其中存储的权重和在第二方向上接收的输入数据来执行计算，并将计算结果提供给与第一神经形态芯片相邻的第二神经形态芯片和第三神经形态芯片中的至少一个。第二神经形态芯片和第三神经形态芯片中的至少一个基于所提供的计算结果和其中存储的权重来执行计算。
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公开(公告)号：CN118152173A
公开(公告)日：2024-06-07
申请号：CN202311208789.5
申请日：2023-09-19
Applicant: 三星电子株式会社
Abstract: 提供了一种纠错码(ECC)解码器、存储控制器和存储设备。所述ECC解码器包括：输入管理器，被配置为以扇区为单位顺序地接收第一读取数据，所述第一读取数据包括从非易失性存储器件的存储单元阵列中的多个扇区读取的多个数据单元；预解码器，被配置为顺序地接收所述第一读取数据并且生成每个所述数据单元的相应校验子；以及主解码器，被配置为基于所述相应校验子顺序地对所述第一读取数据执行第一ECC解码。所述输入管理器包括用于存储第一ECC解码失败的数据单元当中的具有最小预期错误计数的数据单元的缺陷扇区缓冲器。所述主解码器对存储在所述缺陷扇区缓冲器中的缺陷数据单元执行第二ECC解码，并且从与所述缺陷数据单元对应的选定扇区接收第二读取数据。
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公开(公告)号：CN116264094A
公开(公告)日：2023-06-16
申请号：CN202211327972.2
申请日：2022-10-27
Applicant: 三星电子株式会社
IPC: G11C16/34
Abstract: 提供了存储装置、存储装置控制器及其操作方法。一种操作存储装置控制器的方法，包括：接收原始数据，所述原始数据指示一系列位，每一个所述位对应于阈值电压状态之一；执行用于减小所述一系列位中的第一目标位的数量的第一状态整形，在多个页的第一页中，所述第一目标位的逻辑值等于所述阈值电压状态的目标阈值电压状态逻辑值；基于所述第一状态整形生成指示所述第一目标位的第一指示数据；压缩所述第一指示数据；并且存储压缩的第一指示数据。
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Patent Agency Ranking
公开(公告)号：CN113946840A
公开(公告)日：2022-01-18
申请号：CN202110397779.5
申请日：2021-04-14
Applicant: 三星电子株式会社
Abstract: 公开了存储控制器、客户系统以及操作存储控制器的方法。所述客户系统包括：客户端主机装置；以及客户端存储装置，包括存储控制器和存储存储器。存储控制器包括：主机接口；处理器，被配置为控制针对存储存储器的读取操作和写入操作；以及同态加密和解密加速器，被配置为：基于从客户端主机装置接收读取请求，对从存储存储器读取的第一明文数据执行同态加密以生成第一同态密文数据，并且通过主机接口将第一同态密文数据提供给客户端主机装置；并且基于从客户端主机装置接收写入请求，对通过主机接口接收的第二同态密文数据执行同态解密以生成第二明文数据，并且将第二明文数据写入存储存储器中。
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公开(公告)号：CN112951313A
公开(公告)日：2021-06-11
申请号：CN202011457064.6
申请日：2020-12-11
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括高级别解码器和低级别解码器的存储控制器的操作方法，所述方法包括生成作为对从非易失性存储器设备读取的初始数据进行解码的结果的第一数据，以及指示第一数据的错误级别的第一校正子权重。当第一校正子权重是特定值时，第一数据被输出到主机。当第一校正子权重超过参考值时，选择具有第一纠错能力的高级别解码器来解码第一数据，并且当第一校正子权重等于或小于参考值时，选择具有低于第一纠错能力的第二纠错能力的低级别解码器来解码第一数据。
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公开(公告)号：CN112748876A
公开(公告)日：2021-05-04
申请号：CN202011179725.3
申请日：2020-10-29
Applicant: 三星电子株式会社
Abstract: 提供了存储装置、存储控制器和操作神经处理器的方法。所述存储装置包括：接口电路，被配置为从主机接收应用信息；现场可编程门阵列(FPGA)；神经处理器(NPU)；和中央处理器(CPU)，被配置为：使用应用信息从存储在存储器中的多个硬件镜像之中选择硬件镜像，并且使用选择的硬件镜像来重新配置FPGA。NPU被配置为使用重新配置的FPGA执行操作。
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公开(公告)号：CN109714062A
公开(公告)日：2019-05-03
申请号：CN201811247776.8
申请日：2018-10-24
Applicant: 三星电子株式会社
IPC: H03M13/37
CPC classification number: H03M13/37 , G06F11/085 , G06F11/1012 , G06F13/1673 , H03M13/03
Abstract: 提供了包括主存储器、标志存储器和解码逻辑器件的解码器。标志存储器被配置为存储标志数据，并且解码逻辑器件被配置为执行迭代。此外，解码逻辑器件被配置为：使用第一数据执行第i次操作，其中，i是自然数，对第二数据进行标志编码，第二数据是通过对第一数据执行第i次操作所获得的结果，如果标志编码成功，则将通过对第二数据执行标志编码所获得的结果作为第一标志数据存储在标志存储器中，并且如果标志编码失败，则将与第二数据的第一标志数据不同的预定第二标志数据存储在标志存储器中。
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公开(公告)号：CN119783810A
公开(公告)日：2025-04-08
申请号：CN202411350668.9
申请日：2024-09-26
Abstract: 公开了一种加速器设备，包括接口电路，与外部设备通信，存储器，存储通过接口电路接收的第一数据，极化编码器，对从存储器提供的第一数据执行极化编码并输出极化编码的结果作为第二数据、以及加速器核心，加载第二数据。第一数据是压缩的权重数据，第二数据是解压缩的权重数据，加速器核心被配置为基于第二数据执行基于机器学习的推理，并且第一数据的长度是可变的。
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