公开(公告)号：CN108155189A

公开(公告)日：2018-06-12

申请号：CN201711247712.3

申请日：2017-12-01

Applicant: 三星电子株式会社

Inventor： 李东烈 ,  慎重赞 ,  李东俊 ,  李镐旭 ,  崔智旻 ,  金志永 ,  尹灿植 ,  赵昶贤

IPC: H01L27/108 ,  H01L21/768

CPC classification number: H01L21/764 ,  H01L21/7682 ,  H01L21/76885 ,  H01L21/76897 ,  H01L23/522 ,  H01L27/10814 ,  H01L27/10852 ,  H01L27/10894 ,  H01L29/0649 ,  H01L29/4983

Abstract: 一种制造半导体器件的方法包括：提供包括单元区和外围电路区的衬底，单元区包括位线结构、位线间隔物和下电极，外围电路区包括第一杂质区至第三杂质区；在外围电路区上形成层间绝缘膜；在层间绝缘膜上形成第一金属层；在第一杂质区与第二杂质区之间在第一金属层中形成第一沟槽和第二沟槽，第二沟槽设置在第二杂质区与第三杂质区之间并暴露层间绝缘膜；在第一沟槽上形成第一盖图案以在第一沟槽中形成气隙；用第一绝缘材料填充第二沟槽；以及在第一金属层上形成连接到第三杂质区的接触。

公开(公告)号：CN112397517B

公开(公告)日：2025-03-28

申请号：CN202010824227.3

申请日：2020-08-17

Applicant: 三星电子株式会社

Inventor： 申东石 ,  金志永 ,  安皓均 ,  李灿旻 ,  赵银珠 ,  金熙中 ,  慎重赞 ,  安泰炫 ,  崔贤根 ,  黄有商 ,  李基硕

IPC: H10B41/30 ,  H10B41/20 ,  H10B43/30 ,  H10B43/20

Abstract: 一种半导体存储器件包括：具有单元区域和接触区域的衬底，接触区域具有外围电路区域；在单元区域上的第一堆叠和第二堆叠；以及在外围电路区域上的第一外围晶体管。第一堆叠和第二堆叠中的每个包括：半导体图案，在垂直方向上堆叠在单元区域上；位线，在垂直方向上堆叠在单元区域上并分别连接到半导体图案的第一端，每条位线在相对于衬底的上表面的水平方向上从单元区域延伸到接触区域；以及字线，与半导体图案相邻地设置并在垂直方向上从衬底的单元区域延伸。第一外围晶体管设置在第一堆叠的位线和第二堆叠的位线之间。

公开(公告)号：CN118076101A

公开(公告)日：2024-05-24

申请号：CN202311536413.7

申请日：2023-11-16

Applicant: 三星电子株式会社

Inventor： 慎重赞 ,  李基硕 ,  朴硕汉 ,  申硕浩

IPC: H10B12/00

Abstract: 一种半导体器件包括竖直沟道晶体管，该竖直沟道晶体管包括沿竖直方向延伸的竖直沟道区域和面向竖直沟道区域的第一侧表面的单元栅电极。位线在比竖直沟道晶体管的高度低的高度处电连接到竖直沟道晶体管。外围半导体主体的至少一部分设置在与竖直沟道区域相同的高度。外围源/漏区设置在外围半导体主体中，并且在水平方向上彼此间隔开。外围沟道区域在外围半导体主体中设置在外围源/漏区之间。外围栅极设置在外围半导体主体下方。外围栅极的至少一部分设置在与位线的至少一部分相同的高度。

公开(公告)号：CN117956798A

公开(公告)日：2024-04-30

申请号：CN202311408358.3

申请日：2023-10-26

Applicant: 三星电子株式会社

Inventor： 金根义 ,  李基硕 ,  张殷硕 ,  朴硕韩 ,  申硕浩 ,  慎重赞 ,  郑文泳

IPC: H10B41/27 ,  H10B41/30 ,  H10B43/27 ,  H10B43/30

Abstract: 一种半导体存储器件可以包括：衬底；在衬底上在第一方向上延伸的位线；在第二方向上延伸以与位线交叉的第一字线和第二字线；在第一字线和第二字线之间在第二方向上延伸的背栅电极；设置在第一和第二字线与背栅电极之间并且连接到位线的第一和第二有源图案；分别联接到第一和第二有源图案的接触图案；在接触图案和背栅电极之间的第一背栅极覆盖图案；以及在接触图案与第一和第二字线之间的第一栅极覆盖图案。第一背栅极覆盖图案和第一栅极覆盖图案可以具有第一接缝和第二接缝，第一接缝和第二接缝在第二方向上延伸并且位于不同的垂直水平处。

公开(公告)号：CN117956797A

公开(公告)日：2024-04-30

申请号：CN202311400546.1

申请日：2023-10-26

Applicant: 三星电子株式会社

Inventor： 姜泰逵 ,  金泰赫 ,  申硕浩 ,  金根楠 ,  朴硕韩 ,  慎重赞 ,  李基硕

IPC: H10B41/27 ,  H10B41/30 ,  H10B43/27 ,  H10B43/30 ,  H10B43/40 ,  H10B41/40

Abstract: 一种半导体存储器件可以包括：包括单元阵列区和外围电路区的衬底；在衬底的单元阵列区上的有源图案；在衬底的外围电路区上的外围有源图案；设置在外围有源图案的顶表面上的外围栅电极；提供在单元阵列区上以覆盖有源图案的顶表面的第一层间绝缘图案；以均匀的厚度覆盖第一层间绝缘图案和外围栅电极的第一蚀刻停止层；以及设置在第一蚀刻停止层上和外围电路区中的第二层间绝缘图案。在单元阵列区中，第二层间绝缘图案可以具有与第一蚀刻停止层的顶表面位于基本相同的水平的顶表面。

公开(公告)号：CN114582869A

公开(公告)日：2022-06-03

申请号：CN202111338530.3

申请日：2021-11-12

Applicant: 三星电子株式会社

Inventor： 崔贤根 ,  李基硕 ,  郑承宰 ,  慎重赞 ,  安泰炫 ,  郑文泳 ,  韩相然

IPC: H01L27/108

Abstract: 一种半导体存储器件包括：位线，在基板上在垂直方向上延伸；晶体管主体部分，包括在第一水平方向上依次布置的第一源极‑漏极区、单晶沟道层和第二源极‑漏极区，并且连接到位线；栅电极层，在垂直于第一水平方向的第二水平方向上延伸；栅极电介质层，在栅电极层和单晶沟道层之间并覆盖单晶沟道层的至少上表面和下表面；以及单元电容器，包括下电极层、电容器电介质层和上电极层，在第一水平方向上在晶体管主体的与位线相反的一侧并且连接到第二源极‑漏极区。

公开(公告)号：CN114203715A

公开(公告)日：2022-03-18

申请号：CN202111060160.1

申请日：2021-09-10

Applicant: 三星电子株式会社

Inventor： 慎重赞 ,  姜秉茂 ,  韩相然

IPC: H01L27/11524 ,  H01L27/11529 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582

Abstract: 公开了一种三维(3D)半导体存储器件，其包括：堆叠结构，在半导体衬底上彼此间隔开，其中每个堆叠结构包括交替地堆叠在半导体衬底上的层间绝缘层和半导体图案；导电图案，提供在彼此垂直相邻的层间绝缘层之间，并连接到半导体图案；以及保护结构，在堆叠结构之间覆盖半导体衬底的顶表面，其中保护结构的顶表面位于层间绝缘层中的最下面的层间绝缘层的顶表面和底表面之间。