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公开(公告)号：CN119949035A
公开(公告)日：2025-05-06
申请号：CN202380010491.5
申请日：2023-09-05
Applicant: 京东方科技集团股份有限公司 , 京东方晶芯科技有限公司
Abstract: 一种显示面板、显示装置和拼接显示装置，所述显示面板包括基板、多个正面电极、多个背面电极、多个连接过孔和多条连接走线。多个正面电极设置于基板的第一表面一侧；多个背面电极设置于基板的第二表面一侧。多个连接过孔贯穿基板，多个连接过孔中的至少一个连接过孔包括第一拼接孔和第二拼接孔，第一拼接孔的远离第二拼接孔的第一端的尺寸大于或等于该第一拼接孔的靠近第二拼接孔的第二端的尺寸，第二拼接孔的远离第一拼接孔的第一端的尺寸大于或等于该第二拼接孔的靠近第一拼接孔的第二端的尺寸。多条连接走线中的每条连接走线穿过一个连接过孔，连接多个正面电极中的一个正面电极和多个背面电极中的一个背面电极。该显示面板用于显示图像。
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公开(公告)号：CN111162089B
公开(公告)日：2025-05-06
申请号：CN201910628158.6
申请日：2019-07-12
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直半导体装置。所述垂直半导体装置可以包括多个沟道连接图案、下绝缘层、支撑层、堆叠结构和沟道结构。沟道连接图案可以接触基底。下绝缘层可以形成在沟道连接图案上。支撑层可以形成在下绝缘层上以与沟道连接图案间隔开。支撑层可以包括掺杂有杂质的多晶硅。堆叠结构可以形成在支撑层上，堆叠结构可以包括绝缘层和栅电极以形成存储器单元串。沟道结构可以穿过堆叠结构、支撑层和下绝缘层。沟道结构可以包括电荷存储结构和沟道。沟道可以接触沟道连接图案。电荷存储结构和沟道可以设置为面对栅电极和支撑层。支撑层可以作为GIDL(栅极感应漏极泄漏)晶体管的栅极。
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公开(公告)号：CN119923961A
公开(公告)日：2025-05-02
申请号：CN202380010139.1
申请日：2023-08-07
Applicant: 长江存储科技有限责任公司
Abstract: 本公开提供了一种半导体结构及其制备方法、三维存储器、存储系统、电子设备，涉及半导体芯片技术领域，旨在优化3D NAND的制备工艺，提升3D NAND的结构可靠性。半导体结构包括半导体层、第一叠层结构、第二叠层结构、栅隔离结构和第一介质层。第一叠层结构包括交替设置的多个第一绝缘层和多个栅线层。第二叠层结构设置于第一叠层结构远离半导体层一侧，包括选择栅线层。栅隔离结构沿垂直于半导体层的方向，贯穿第一叠层结构和第二叠层结构。第一介质层设置于第二叠层结构远离半导体层的一侧，与栅隔离结构接触，且第一介质层覆盖至少部分栅隔离结构远离半导体层的表面。上述半导体结构应用于三维存储器中，以实现数据的读取和写入。
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公开(公告)号：CN119893990A
公开(公告)日：2025-04-25
申请号：CN202410226652.0
申请日：2024-02-29
Applicant: 爱思开海力士有限公司
Abstract: 本公开涉及堆叠型半导体存储装置及其制造方法。堆叠型半导体存储装置可以包括第一结构和第二结构。第一结构可以包括第一衬底、电容器阵列和第一键合层。第一衬底可以具有上表面和下表面。电容器阵列可以包括集成在第一衬底的上表面上的多个电容器。第一键合层可以形成在电容器阵列上。第二结构可以包括第二衬底、存取阵列和第二键合层。第二衬底可以具有上表面和下表面。存取阵列可以包括集成在第二衬底的上表面上的多个存取晶体管。第二键合层可以形成在第二衬底的下表面上。第二键合层可以混合键合到第一键合层。
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公开(公告)号：CN119677109A
公开(公告)日：2025-03-21
申请号：CN202411156136.1
申请日：2024-08-22
Applicant: 铠侠股份有限公司
Abstract: 本揭示涉及一种半导体存储装置。实施方式提供一种能缩小单元尺寸的存储器。实施方式的存储器具备包含在第1方向交替积层的第1导电膜与第1绝缘膜的积层体。第1柱状体包含在积层体内在第1方向延伸的第1半导体部、第1绝缘体部、第2绝缘体部、第3绝缘体部及第4绝缘体部。第2绝缘体部包含：第1部分，设置在第1绝缘体部与第1导电膜之间；及第2部分，设置在第1绝缘体部与第1绝缘膜之间，相对于第1方向正交的第2方向的厚度比第1部分薄。多个第1绝缘膜是第2绝缘膜与第3绝缘膜的积层膜，或者以第3绝缘膜构成。
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Patent Agency Ranking
公开(公告)号：CN119542322A
公开(公告)日：2025-02-28
申请号：CN202311122832.6
申请日：2023-08-30
Applicant: 长江存储科技有限责任公司
IPC: H01L23/544 , H10B43/30 , H10B43/20
Abstract: 本申请提供一种半导体器件及其制备方法以及存储器系统，半导体器件包括第一半导体结构，第一半导体结构包括：堆叠结构；及标记结构，位于堆叠结构内；标记结构包括多个第一沟道结构，多个第一沟道结构中的一部分第一沟道结构构成第一标记图形，多个第一沟道结构中的另一部分第一沟道结构构成第二标记图形，多个第一沟道结构中的再一部分第一沟道结构构成支撑标记图形，支撑标记图形围绕第二标记图形，第一标记图形位于支撑标记图形一侧。本申请提供的半导体器件及其制备方法以及存储器系统能够防止标记图形倒塌。
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公开(公告)号：CN112687698B
公开(公告)日：2025-02-25
申请号：CN202011088988.3
申请日：2020-10-13
Applicant: 北极星特许集团有限责任公司
Inventor： M·J·金
Abstract: 本申请案涉及存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。用于形成包括存储器单元串的存储器阵列的方法包括形成包括垂直交替的第一层及第二层的堆叠。横向地在直接横向邻近的存储器块区之间且纵向地沿着所述直接横向邻近的存储器块区将介入材料形成到所述堆叠中。所述介入材料的所述形成包括横向地在所述直接横向邻近的存储器块区之间且纵向间隔地沿着所述直接横向邻近的存储器块区形成柱。所述柱个别地延伸通过所述第一层及所述第二层中的每一者中的多者。在形成所述柱之后，沿着直接纵向邻近的所述柱且在所述直接纵向邻近的所述柱之间个别地形成介入开口。在所述介入开口中形成填充材料。揭示包含结构的其它实施例。
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公开(公告)号：CN119497387A
公开(公告)日：2025-02-21
申请号：CN202410784294.5
申请日：2024-06-18
Applicant: 爱思开海力士有限公司
Abstract: 本公开涉及半导体器件及其制造方法。一种用于制造半导体器件的方法，包括：在下结构之上形成包括多个凹陷目标层的堆叠体；在堆叠体中形成牺牲隔离开口；在牺牲隔离开口中形成牺牲隔离层；在牺牲隔离层之间的堆叠体中形成牺牲垂直开口，其底表面设置在比牺牲隔离开口的底表面低的水平高度处；通过经由牺牲垂直开口使凹陷目标层凹陷来形成初步水平层；形成填充牺牲垂直开口的牺牲柱结构；通过去除牺牲隔离层形成单元隔离开口；通过经由单元隔离开口修整初步水平层来形成水平层；以及形成填充单元隔离开口的单元隔离层。
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公开(公告)号：CN119451119A
公开(公告)日：2025-02-14
申请号：CN202410188867.8
申请日：2024-02-20
Applicant: 爱思开海力士有限公司
IPC: H10B43/30 , H10B43/20 , H01L21/768
Abstract: 本公开涉及存储器设备及存储器设备的制造方法。该存储器设备可以包括堆叠结构、开口和接触插塞，堆叠结构包括沿着第一方向交替堆叠的多个导电层和多个层间绝缘层，开口位于堆叠结构中在第一方向上从多个导电层中的至少一个导电层延伸，接触插塞位于开口中。开口可以包括在与第一方向相交的第二方向上突出的突出部分。
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公开(公告)号：CN113140572B
公开(公告)日：2025-01-24
申请号：CN202110061098.1
申请日：2021-01-18
Applicant: 三星电子株式会社
IPC: H10B43/00 , H10B43/40 , H10B43/20 , H01L23/535
Abstract: 一种布线结构包括衬底上的第一金属图案至第三金属图案。第一金属图案在第二方向上延伸，并且在第三方向上具有第一宽度。第二金属图案在第三方向上延伸以与第一金属图案交叉，并且在第二方向上具有第二宽度。第三金属图案在第一金属图案和第二金属图案彼此交叉的区域处连接到第一金属图案和第二金属图案，并且具有在每个角中具有凹部的实质上矩形形状。第三金属图案具有第三宽度，其被定义为凹部中的在与第二方向和第三方向成锐角的第四方向上的相对的凹部之间的最小距离，第三宽度小于或等于第一宽度和第二宽度中更小的一个。
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