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公开(公告)号：CN117150578A
公开(公告)日：2023-12-01
申请号：CN202311153263.1
申请日：2023-09-07
Applicant: 北京大学
Abstract: 本发明公开一种可重构物理不可克隆函数的实现方法，属于半导体(semiconductor)和CMOS混合集成电路技术领域。本发明基于十字交叉堆叠忆阻器阵列，阵列中的忆阻器具有混合可重构的阻变模式，只需一次写操作就可产生无偏0/1分布，操作简单，可实现高度并行写入操作，降低了0/1产生的延迟，同时实现了PUF激励响应对的验证过程和PUF可重构过程。相较基于传统CMOS以及其他新型存储器阵列的PUF实现方案，本发明具有显著降低的硬件代价以及更加简单的操作方式，同时由于阈值开关器件的阈值转变特性可抑制串扰和泄漏电流问题，具有高可靠性和高稳定性的优势。
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公开(公告)号：CN117114064A
公开(公告)日：2023-11-24
申请号：CN202311075023.4
申请日：2023-08-24
Applicant: 北京大学
Abstract: 本发明公开一种基于自选择RRAM阵列实现信号MASK预处理的方法及应用，属于新型存储与计算领域。本发明利用自选择RRAM器件阵列中器件初始处于高阻态，对阵列中每行器件依次输入固定脉冲宽度与幅值的脉冲后，在相同脉冲的作用下随机切换至RRAM模式或IMT模式，两种模式对应的阈值转换电压不同，RRAM模式下的阈值转换电压(Vset)大于IMT模式下的阈值转换电压(Vth)，由此生成随机MASK矩阵。本发明提高了对输入信号处理的效率，对储备池计算(Reservoir Computing)具有重要意义。
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公开(公告)号：CN117042450A
公开(公告)日：2023-11-10
申请号：CN202311154935.0
申请日：2023-09-08
Applicant: 北京大学
IPC: H10B12/00
Abstract: 本发明提供了一种高密度动态随机存储器垂直单元及其制备方法，该存储器单元由共用同一信号线叠层的垂直沟道读晶体管与环栅写晶体管在垂直方向上堆叠构成，在信号线叠层的垂直方向进行刻蚀形成沟槽，信号线叠层中读字线层、读晶体管有源层与读位线层以及沟槽内部的栅介质层与存储节点层构成垂直沟道读晶体管，信号线叠层中的隔离层与写字线层、沟槽内部的栅介质层、写晶体管有源层与存储节点层以及位于信号线叠层与沟槽上方的写位线层构成环栅写晶体管，沟槽内部的存储节点层同时作为垂直沟道读晶体管的栅极与环栅写晶体管的源极，使垂直沟道读晶体管的栅极与环栅写晶体管的源极相连，形成动态随机存储器单元。与现有技术相比，本发明面积开销低。
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公开(公告)号：CN116935929A
公开(公告)日：2023-10-24
申请号：CN202310736107.1
申请日：2023-06-20
Applicant: 北京大学
Abstract: 本发明提供一种互补式存储电路及存储器，其中的互补式存储电路包括呈矩阵阵列分布的存储单元，存储单元包括交替连接的至少一组P沟道场效应晶体管和N沟道场效应晶体管；其中，P沟道场效应晶体管的源极与N沟道场效应晶体管的漏极连接；P沟道场效应晶体管的漏极与N沟道场效应晶体管的源极连接。利用上述发明能够提高存储阵列的密度，降低对场效应晶体管的驱动能力的要求。
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公开(公告)号：CN116779002A
公开(公告)日：2023-09-19
申请号：CN202310930704.8
申请日：2023-07-27
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明提供了一种基于1T1R阵列寄生电容的编程方法，属于半导体集成电路的存储器技术领域。本发明通过在阵列的每条源线(SL)和位线(BL)末端都连接了一个开关管，提出两种工作模式：写入数据“1”时对寄生电容进行充电，写入数据“0”时寄生电容放电。采用本发明能够防止写入过程中阵列单元过编程的问题。且针对不同的工艺和器件对应的写入高电平不同，通过连接开关管的方式，实现了线路的寄生电容可调，能够适用于不同的工艺水准和器件标准。
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Patent Agency Ranking
公开(公告)号：CN116666383A
公开(公告)日：2023-08-29
申请号：CN202310584815.8
申请日：2023-05-23
Applicant: 北京大学
IPC: H01L27/088 , H01L21/8234 , H01L29/10 , H10B63/00 , H10B63/10 , H10B61/00 , H10B51/20 , H10B53/20
Abstract: 本发明提供一种三维半导体存储器阵列架构及其制备方法，其中的三维半导体存储器阵列架构包括由在垂直方向上呈多层设置分布的新型存储器构成的存储单元，以及设置在相邻存储单元之间的垂直结构，在所述垂直结构中设置有垂直晶体管；其中的新型存储器的一端与所述垂直晶体管的沟道连接，另一端与水平方向的位线BL连接；所述垂直晶体管的沟道与水平方向的源线SL连接；所述垂直晶体管的栅极被栅介质材料层和沟道材料层包裹在所述垂直结构的中心。利用上述发明能够满足新型存储器对材料多样性、阵列可靠性、工艺兼容性的需求，适用于大规模新型存储器阵列的集成。
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公开(公告)号：CN116386687A
公开(公告)日：2023-07-04
申请号：CN202310364014.0
申请日：2023-04-07
Applicant: 北京大学
Abstract: 本发明提供了一种平衡电压降影响的存储器阵列，包括一个m行的存储器阵列，分为a个“子块”，每个“子块”内有行的存储单元；编号为{1，3，5，…，a‑1}的子块定义为“奇数子块”，编号为{2，4，6，…，a}的子块定义为“偶数子块”；“奇数子块”中的存储单元从上到下编号为1、2、3、…、“偶数子块”中的存储单元从上到下编号为…、3、2、1；选取所有“奇数子块”和“偶数子块”中编号相同的存储单元组成存储器阵列的子阵列，依次开启子阵列进行计算，每个“子阵列”中所有行器件连到底部模数转换器的总电阻和相等；有效平衡存储器阵列每次计算中的电压降影响，降低存储器阵列向量矩阵乘法计算的偏差。
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公开(公告)号：CN115835652A
公开(公告)日：2023-03-21
申请号：CN202211278431.5
申请日：2022-10-19
Applicant: 北京大学
Abstract: 本发明公开了一种非易失性存储器结构及制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明采用兼容CMOS后道工序的材料和工艺，通过合理设计阻挡层和保护层，降低了后道工序对非易失性存储器的影响，实现了高性能、高可靠性的可大规模集成的非易失性存储器的制备，是未来基于非易失性存储器的高密度存储芯片制备和神经形态芯片制备的重要基础。
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公开(公告)号：CN115688891A
公开(公告)日：2023-02-03
申请号：CN202211422830.4
申请日：2022-11-15
Applicant: 北京大学
Abstract: 本发明提出了一种可塑神经元电路及其应用，属于半导体、人工智能和神经形态计算技术领域。本发明将忆阻器件和易失器件叠加构成顶电极、易失层、非易失层、低电极叠层器件，该叠层器件作为LIF型脉冲神经元，该脉冲神经元串联一个电阻或者晶体管充当神经元的细胞膜的泄露电阻，随后与寄生电容连接，该寄生电容作为充电电容与电压源共同完成神经元激励。本发明通过改变非易失层电阻来调节神经元可塑性。器件结构和调控方式都比较简单，而且功耗较低，对未来的神经形态芯片的研究有着重要意义。
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公开(公告)号：CN115617309A
公开(公告)日：2023-01-17
申请号：CN202211299813.6
申请日：2022-10-24
Applicant: 北京大学
IPC: G06F7/58
Abstract: 本发明公开了一种真随机数发生器电路，属于新型存储与计算技术领域。本发明利用易失性阻变器件开启的延迟时间作随机源，搭建了结构简单的TRNG电路，只用到一个反相器、T触发器、D触发器以及异或门XOR，无需比较器、放大器、电容、时钟Clock等，可以降低电路面积与功耗。与基于传统的CMOS电路以及目前报道的基于新型存储器件的TRNG相比，本发明利用易失性阻变器件构建TRNG，具有电路结构简单、无需后校准处理电路、随机数产生速率快的优势，实现了高速可靠的TRNG。
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