图像信号处理装置及其处理方法

    公开(公告)号:CN1254085C

    公开(公告)日:2006-04-26

    申请号:CN01143162.8

    申请日:1994-04-11

    CPC classification number: H04N9/642 H04N5/46 H04N5/907 H04N7/0152

    Abstract: 本发明的图像信号处理装置包括:第1及第2存储器,分别用于存储多个像素数据;地址生成器,用于通过以使将图像信号采样后得到的像素数据与同步信号同步地顺序写入上述第1存储器的方式顺序生成上述第1存储器的写入地址,而使得能够从所述第1存储器的地址特别指定像素的位置,并通过与上述同步信号同步地顺序生成上述第2存储器的读出地址而读出所需要的像素位置的数据;以及处理器,用于分别以比上述图像信号的采样频率高的动作频率开始由所述地址生成器从上述第1存储器读出像素数据、对该读出的像素数据进行包含积和运算的图像信号处理,以及将处理过的像素数据写入上述第2存储器。

    信息处理设备
    13.
    发明公开

    公开(公告)号:CN1521638A

    公开(公告)日:2004-08-18

    申请号:CN200410003733.7

    申请日:2004-02-04

    CPC classification number: G06F12/1458 G06F12/1433

    Abstract: 本发明公开了一种信息处理设备,其中在将数据从用户存储空间传送到通用寄存器的情况下,将安全信息单元的值设置为不需要保密的状态,而在将数据从安全存储空间传送到通用寄存器的情况下,将安全信息单元的值设置为需要保密的状态。通过利用设置为需要保密的状态的安全信息单元的值,禁止将数据从通用寄存器传送到用户存储空间,防止了安全存储空间中的加密密钥被盗用。

    半导体集成电路
    14.
    发明公开

    公开(公告)号:CN1484149A

    公开(公告)日:2004-03-24

    申请号:CN03154909.8

    申请日:2003-08-25

    CPC classification number: G06F13/28

    Abstract: 一种半导体集成电路,包括后备存储器(14)、DMA控制部(21)及WDT(监控定时器)(22)。DMA控制部21在CPU(11)处于正常动作WDT(22)接收到计数器复位信号(CR)时,将CPU(11)、RAM(12)及周边电路(13)的各种数据保存到后备存储器(14)中,并且当由WDT(22)检测出程序超限而输出超时信号(TO)时,将保存在后备存储器(14)中的数据分别恢复到CPU(11)、RAM(12)及周边电路(13)中。从而解决了当发生程序超限时对CPU实施复位后会返回初始状态,从初始状态再执行程序会失去中途的数据的问题,实现了即使发生所述程序超限时也可以从该程序的中途开始重新正常动作。

    时钟发生电路和时钟发生方法

    公开(公告)号:CN1453678A

    公开(公告)日:2003-11-05

    申请号:CN03123218.3

    申请日:2003-04-22

    CPC classification number: G06F1/04

    Abstract: 提供一种防止由于外部噪声而使计算机失灵却能保持计算机处理连续性的设备和方法。时钟发生电路探测进入计算机的外部噪声存在与否。该时钟发生电路发生运行时钟信号,该信号的脉冲宽度是(a)当没有探测到外部噪声时为第一宽度和(b)当探测到外部噪声时为大于第一宽度的第二宽度。该时钟发生电路将所发生的运行时钟信号供给计算机。

    图像声音处理装置及其待机和恢复方法

    公开(公告)号:CN101543061A

    公开(公告)日:2009-09-23

    申请号:CN200880000706.0

    申请日:2008-07-08

    CPC classification number: H04N5/44 H04N5/63 H04N21/4436

    Abstract: 本发明提供一种图像声音处理装置及其待机和恢复方法。在图像声音处理装置中,信号处理块(11、12)具有指令存储器(111、121),按照加载在该指令存储器中的程序来进行信号处理。主存储部(20)具有自动更新功能,可从信号处理块进行访问。辅助存储部(30)存储用于使信号处理块执行信号处理的程序。控制部(15)在接收到待机指令时,控制从辅助存储部向主存储部的程序的传送和、主存储部的自动更新设定,在接收到恢复指令时,控制主存储部的自动更新解除、从主存储部向信号处理块的指令存储器的程序的加载和、信号处理块的启动。

    高速缓冲存储器、系统和数据存储方法

    公开(公告)号:CN101488103A

    公开(公告)日:2009-07-22

    申请号:CN200910004659.3

    申请日:2005-05-31

    Inventor: 吉冈志郎

    CPC classification number: G06F12/127 G06F12/084 G06F12/0842 G06F12/0864

    Abstract: 本发明的高速缓冲存储器是一种组相联方式的高速缓冲存储器,其中,具备由保持数据与标签的多个入口构成之多个通路(way);第1保持机构,对每个通路保持表示应优先存储之数据种类的优先属性;第2保持机构,配备于多个通路中至少第1通路中,对该通路的每个入口保持表示保持在该入口中的数据种类之数据属性;和控制机构,优先从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路,执行入口的替换控制,所述控制机构还在高速缓冲存储器遗漏时,(a)在属于利用来自处理器的地址选择的组之入口中第1通路入口中存储有效的数据,(b)该入口的数据属性与来自处理器的数据属性及第1通路的优先属性一致,并且(c)在属于选择的所述组之入口中第1通路之外的其它通路之入口中没有有效数据的情况下,在该其它通路的入口中存储数据。

    高速缓冲存储器、系统和数据存储方法

    公开(公告)号:CN100481026C

    公开(公告)日:2009-04-22

    申请号:CN200510074237.5

    申请日:2005-05-31

    Inventor: 吉冈志郎

    CPC classification number: G06F12/127 G06F12/084 G06F12/0842 G06F12/0864

    Abstract: 本发明的高速缓冲存储器是一种组相联方式的高速缓冲存储器,其中,具备由保持数据与标签的多个入口构成之多个通路(way);第1保持机构,对每个通路保持表示应优先存储之数据种类的优先属性;第2保持机构,配备于多个通路中至少第1通路中,对该通路的每个入口保持表示保持在该入口中的数据种类之数据属性;和控制机构,优先从处理器输出的数据属性与第1保持机构中保持的优先属性一致的通路,执行入口的替换控制,所述控制机构还在高速缓冲存储器遗漏时,(a)在属于利用来自处理器的地址选择的组之入口中第1通路入口中存储有效的数据,(b)该入口的数据属性与来自处理器的数据属性及第1通路的优先属性一致,并且(c)在属于选择的所述组之入口中第1通路之外的其它通路之入口中没有有效数据的情况下,在该其它通路的入口中存储数据。

    信息处理设备
    20.
    发明授权

    公开(公告)号:CN1252599C

    公开(公告)日:2006-04-19

    申请号:CN200410003733.7

    申请日:2004-02-04

    CPC classification number: G06F12/1458 G06F12/1433

    Abstract: 本发明公开了一种信息处理设备,其中在将数据从用户存储空间传送到通用寄存器的情况下,将安全信息单元的值设置为不需要保密的状态,而在将数据从安全存储空间传送到通用寄存器的情况下,将安全信息单元的值设置为需要保密的状态。通过利用设置为需要保密的状态的安全信息单元的值,禁止将数据从通用寄存器传送到用户存储空间,防止了安全存储空间中的加密密钥被盗用。

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