信息处理装置
    1.
    发明公开

    公开(公告)号:CN101324839A

    公开(公告)日:2008-12-17

    申请号:CN200810095038.6

    申请日:2008-04-23

    Abstract: 当本发明公开了一种信息处理装置,其在发生中断时,单个专用指令“GETACX Dm,Dn”的执行完成了从所有寄存器保存需要的数据。“Dm”为从通用寄存器组104向第一数据输入总线120输出的值。实施在协处理器110中的每个计算单元识别存储在其中的值。如果值“Dm”指定一个计算单元,该指定的计算单元向选择器116输出存储在指定的计算单元中包括的寄存器中的数据。实施的计算单元信息输出电路117将实施在协处理器110中的计算单元的数量存储在其中。如果第一数据输入总线120的值大于计算单元的数量,则实施的计算单元信息输出电路117向标志寄存器102输出值“1”。基于存储在标志寄存器102中的值为“1”的事实,CPU 100确认从寄存器保存数据已经完成。

    图像信号处理装置及其处理方法

    公开(公告)号:CN1254085C

    公开(公告)日:2006-04-26

    申请号:CN01143162.8

    申请日:1994-04-11

    CPC classification number: H04N9/642 H04N5/46 H04N5/907 H04N7/0152

    Abstract: 本发明的图像信号处理装置包括:第1及第2存储器,分别用于存储多个像素数据;地址生成器,用于通过以使将图像信号采样后得到的像素数据与同步信号同步地顺序写入上述第1存储器的方式顺序生成上述第1存储器的写入地址,而使得能够从所述第1存储器的地址特别指定像素的位置,并通过与上述同步信号同步地顺序生成上述第2存储器的读出地址而读出所需要的像素位置的数据;以及处理器,用于分别以比上述图像信号的采样频率高的动作频率开始由所述地址生成器从上述第1存储器读出像素数据、对该读出的像素数据进行包含积和运算的图像信号处理,以及将处理过的像素数据写入上述第2存储器。

    信号处理装置
    3.
    发明公开

    公开(公告)号:CN1153946A

    公开(公告)日:1997-07-09

    申请号:CN95119239.6

    申请日:1995-11-14

    CPC classification number: H03H17/0283

    Abstract: 将多个处理单元级联连接而构成一个信号处理装置。各处理单元备有:数据保持电路、积和运算电路、运算结果寄存器、输出选择电路、处理控制电路。由于从上述运算结果寄存器到上述输出选择电路的通路构成从第2总线到第1总线的旁路,所以通过根据控制信息而使用或不使用该旁路,可实现上述信号处理装置的灵活性处理。

    水平滤波器
    4.
    发明授权

    公开(公告)号:CN1227913C

    公开(公告)日:2005-11-16

    申请号:CN02122652.0

    申请日:1994-09-01

    CPC classification number: G06F17/15 G06F9/3012 G06F9/462 G06F15/78 G06F17/10

    Abstract: 在电视接收机中,为了实现具有各种滤波功能等基本功能的多个运算器的各种状态的连接,设置有脉冲切换器,此脉冲切换器有:与运算器的各输出端连接的多条输入数据线;至少一条外部输入数据线;与运算器输入端连接的多条转出数据线;至少一条外部输出数据线。还设置有用以分别保持指定运算器处理内容的运算控制信息和指定脉冲切换器内部连接装置的连接控制信息的两个寄存器组。

    图像信号处理装置
    5.
    发明授权

    公开(公告)号:CN1096045C

    公开(公告)日:2002-12-11

    申请号:CN94103979.X

    申请日:1994-04-11

    CPC classification number: H04N9/642 H04N5/46 H04N5/907 H04N7/0152

    Abstract: 在具有中央运算处理装置、指令高速缓冲存储器、数据存储器、总线控制器、中断控制器和DMA控制器的处理器中装有进行积和运算的子处理器。子处理器具有并行积和运算器、比较器、输入输出寄存器和积和系数寄存器。输入端帧存储器中存储着各像素已数字化的MUSE信号或NTSC信号。DMA控制器控制输入端帧存储器与数据存储器间及该数据存储器与输出端帧存储器间的数据传送。通过转换积和系数,可对像素数据进行与广播方式对应的处理。

    信号处理装置
    6.
    发明公开

    公开(公告)号:CN1118479A

    公开(公告)日:1996-03-13

    申请号:CN95101514.1

    申请日:1995-02-14

    CPC classification number: G06F15/8053 G06F9/3867 G06F17/10

    Abstract: 信号处理装置,具有构成流水线的第一至第三运算装置、用于保持其各种控制信息的第一至第三控制信息保持电路,第一至第三选择电路、以及第一至第三信号传送电路,只延迟第一至第三运算装置中的处理时间,传送选择信号。各选择电路利用传送的选择信号,选择控制信息保持电路,将控制信息输出给对应的运算装置,以便根据流水线处理的数据的流动情况,转换每个运算装置的处理。

    信号处理装置
    7.
    发明公开

    公开(公告)号:CN1110858A

    公开(公告)日:1995-10-25

    申请号:CN94115621.4

    申请日:1994-09-01

    CPC classification number: G06F17/15 G06F9/3012 G06F9/462 G06F15/78 G06F17/10

    Abstract: 在电视接收机中,为了实现具有各种滤波功能等基本功能的多个运算器的各种状态的连接,设置有脉冲转换器,此脉冲转换器有:与运算器的各输出端连接的多条输入数据线;至少一条外部输入数据线;与运算器输入端连接的多条转出数据线;至少一条外部输出数据线。还设置有用以分别保持指定运算器处理内容的运算控制信息和指定脉冲转换器内部连接装置的连接控制信息的两个寄存器组。

    微控制器及其控制方法
    8.
    发明公开

    公开(公告)号:CN102985916A

    公开(公告)日:2013-03-20

    申请号:CN201180034240.8

    申请日:2011-02-16

    CPC classification number: G06F12/0246 G06F15/7807 Y02D10/12 Y02D10/13

    Abstract: 本发明的微控制器(100)具备:当通过CPU(103)指定的地址处于指定区域(155)的范围内时,进行RAM访问动作,在指定区域(155)不含该地址的情况下,从快闪EEPROM(101)读出程序的RAM控制部(107)。作为RAM访问动作,在有效比特(171)表示无效状态的情况下,RAM控制部(107)从快闪EEPROM(101)读出程序,将读出的程序在RAM(102)中存储,并且将有效比特(171)变更为有效状态,在有效比特(171)表示有效状态的情况下,RAM控制部(107)将RAM(102)中存储的程序向CPU(103)输出。

    信号处理装置
    9.
    发明公开

    公开(公告)号:CN1447604A

    公开(公告)日:2003-10-08

    申请号:CN02122652.0

    申请日:1994-09-01

    CPC classification number: G06F17/15 G06F9/3012 G06F9/462 G06F15/78 G06F17/10

    Abstract: 在电视接收机中,为了实现具有各种滤波功能等基本功能的多个运算器的各种状态的连接,设置有脉冲切换器,此脉冲切换器有:与运算器的各输出端连接的多条输入数据线;至少一条外部输入数据线;与运算器输入端连接的多条转出数据线;至少一条外部输出数据线。还设置有用以分别保持指定运算器处理内容的运算控制信息和指定脉冲切换器内部连接装置的连接控制信息的两个寄存器组。

    信号处理装置
    10.
    发明授权

    公开(公告)号:CN1110746C

    公开(公告)日:2003-06-04

    申请号:CN95119239.6

    申请日:1995-11-14

    CPC classification number: H03H17/0283

    Abstract: 将多个处理单元级联连接而构成一个信号处理装置。各处理单元备有:数据保持电路、积和运算电路、运算结果寄存器、输出选择电路、处理控制电路。由于从上述运算结果寄存器到上述输出选择电路的通路构成从第2总线到第1总线的旁路,所以通过根据控制信息而使用或不使用该旁路,可实现上述信号处理装置的灵活性处理。

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