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公开(公告)号：CN100511477C
公开(公告)日：2009-07-08
申请号：CN200510125131.3
申请日：2002-06-28
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/412 , G11C11/417 , H01L27/11
CPC classification number: H01L27/1104
Abstract: 一种静态随机存储器，包括第1组及第2组基本电路，该第1组及第2组基本电路具有构成反相器的PMOS负载晶体管及NMOS驱动晶体管和将该反相器的输出联接于位线上的NMOS存取晶体管，将第1组基本电路的反相器的输出以及输入分别与第2组基本电路的反相器的输入以及输出连接，其中两组基本电路之间的反相器的截止漏电流大小为不对称。
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公开(公告)号：CN1892904A
公开(公告)日：2007-01-10
申请号：CN200610095997.9
申请日：2006-06-30
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C11/413
Abstract: 一种半导体存储器件，包括：包括触发器的存储单元以及用于向该存储单元提供单元电源电压的存储单元电源电路，其中该存储单元电源电路在第一时段提供一个单元电源电压并且在第二时段提供一个不同的单元电源电压。
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公开(公告)号：CN1467749A
公开(公告)日：2004-01-14
申请号：CN03138535.4
申请日：2003-06-03
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/413 , H01L27/11 , H01L21/8244
CPC classification number: H01L27/11 , G11C11/412 , H01L27/1104 , Y10S257/903
Abstract: 本发明是不增加制造工序的复杂程度而在同一晶片上安装各种电路方块。解决方法是，在一个晶片上安装第1～第3逻辑电路和第1～第3SRAM(静态随机存取存储器)。第1及第3逻辑电路和它们的SRAM根据需要截断电源，而第2逻辑电路和其SRAM常处于通电状态。第3SRAM具有最大的记忆容量。第1～第3SRAM单元阵列的平均沟道宽度设定在其他电路方块的一半以下，并通过追加注入离子及设定低速操作的第2及第3SRAM单元阵列的沟道杂质浓度比高速操作的第1 SRAM单元阵列的高，可以各自实现第1 SRAM单元阵列的低阈值电压和在有必要削减泄漏的第2及第3 SRAM单元阵列内的高阈值电压Vt的MOS晶体管。
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公开(公告)号：CN1121094C
公开(公告)日：2003-09-10
申请号：CN96120380.3
申请日：1996-10-21
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: H03K19/096
CPC classification number: H03K5/1508 , G06F1/10 , H03K5/133 , H03L7/0814
Abstract: 一种相位调整电路，包括一用于提供与参考时钟信号同步的内部时钟信号的电路；一用于将内部时钟信号延时一段预定的延迟时间和延时电路；以及一用于调整参考时钟信号的相位和被延时了一段预定延迟时间的内部时钟信号的相位之间的相差的调整部件。
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公开(公告)号：CN1395254A
公开(公告)日：2003-02-05
申请号：CN02125170.3
申请日：2002-06-28
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/40 , G11C11/407 , H01L27/11 , H01L21/8244
CPC classification number: H01L27/1104
Abstract: 一种静态随机存取器，其目的在于：在控制位线的放大迟延时间增加的同时缩小单元面积。拥有由6个晶体管构成的存取单元的CMOS型静态随机存取器(SRAM)中，仅增加一个基本电路中的驱动晶体管MN1及存取晶体管MN3的尺寸，而缩小另外4个晶体管的尺寸。
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Patent Agency Ranking
公开(公告)号：CN1093336C
公开(公告)日：2002-10-23
申请号：CN95107189.0
申请日：1995-06-02
Applicant: 松下电器产业株式会社
IPC: H03K3/86
Abstract: 在由各信号线激励各负载电容的信号传输电路中，各信号线可通过开关与其它信号线互相连接。通过上述开关使电位不同的2个信号线互相连接，对信号线中的电荷进行再分配，而不使电荷通过电源线和地线放电。因此当n个负载电容彼此相等时，如果控制各开关，使各信号线的电位变化的相位各错开1/n，则与单独激励n个负载电容时相比，能用1/n电荷量激励负载电容，能以降低消耗电流。
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公开(公告)号：CN1257348A
公开(公告)日：2000-06-21
申请号：CN99125496.1
申请日：1999-12-09
Applicant: 松下电器产业株式会社
IPC: H03K17/30
CPC classification number: H03F3/45717
Abstract: 主比较电路2供出对应于差动信号TX、XTX的电位差Va的检测电流Icomp;参考差动电压生成电路4生成对应于差动信号的中间电位Vm的参考差动电压OFS、XOFS;从比较电路5供出对应于该电位差的电流,作偏置电流Ioffset。因装置1输出电流Icomp、Ioffset的差电流,故其输出入特性具有偏置。因电路2、5的电路结构相同,故当电路2的Va－Icomp特性随电位Vm变化时,偏置电流Ioffset也发生同样的变化。结果,即使差动信号的电位发生变动,装置1的偏置电压也不会发生什么变化。
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公开(公告)号：CN1892904B
公开(公告)日：2010-05-12
申请号：CN200610095997.9
申请日：2006-06-30
Applicant: 松下电器产业株式会社
IPC: G11C11/417
CPC classification number: G11C11/413
Abstract: 一种半导体存储器件，包括：包括触发器的存储单元以及用于向该存储单元提供单元电源电压的存储单元电源电路，其中该存储单元电源电路在第一时段提供一个单元电源电压并且在第二时段提供一个不同的单元电源电压。
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公开(公告)号：CN1272801C
公开(公告)日：2006-08-30
申请号：CN02140267.1
申请日：2002-07-02
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
CPC classification number: G11C5/063 , G11C7/18 , H01L27/1104
Abstract: 本发明提供一种能够减少半导体存储装置中信号延迟的半导体存储装置。该半导体存储装置的结构为，位线(BLUn)具有沿存储单元群(10)向列方向延伸的延伸部(16A、16B)和与形成在Si衬底(15)上的各存储单元的存取晶体管连接的接点插头(14)。位线(BLDn)具有沿存储单元群(10)向列方向延伸的延伸部(17)和与形成在Si衬底(15)上的各存储单元的存取晶体管连接的接点插头(14)。还有，位线(/BLUn、/BLDn)也分别具有与位线(BLUn、BLDn)完全相同的结构。
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公开(公告)号：CN1801398A
公开(公告)日：2006-07-12
申请号：CN200510125131.3
申请日：2002-06-28
Applicant: 松下电器产业株式会社
Inventor： 山内宽行
IPC: G11C11/412 , G11C11/417 , H01L27/11
CPC classification number: H01L27/1104
Abstract: 一种静态随机存储器，包括第1组及第2组基本电路，该第1组及第2组基本电路具有构成反相器的PMOS负载晶体管及NMOS驱动晶体管和将该反相器的输出联接于位线上的NMOS存取晶体管，将第1组基本电路的反相器的输出以及输入分别与第2组基本电路的反相器的输入以及输出连接，其中两组基本电路之间的反相器的截止漏电流大小为不对称。
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