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公开(公告)号：CN101194238B
公开(公告)日：2010-05-19
申请号：CN200680020511.3
申请日：2006-05-24
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/0246
Abstract: 本发明的存储单元使用的是保存多页数据的多值NAND快闪存储器等非易失性存储器。当向非易失性存储器110写入数据时，构成成对的且以多页为单位的物理单元。当无法写入所有物理单元时，从保存着已写入的有效数据的旧物理块中复制数据，写入新物理块内，直至物理单元的写入完成为止。由此，当下一次要写入数据时，可从新的物理单元的起始开始写入，所以可防止出错。
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公开(公告)号：CN100590608C
公开(公告)日：2010-02-17
申请号：CN200680017750.3
申请日：2006-05-18
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/0246 , G06F2212/7201
Abstract: 本发明提供一种存储器控制器，其能够避免在正常动作时由于地址管理表的写回处理所引起的存取速度下降，并且能够缩短在存储器卡初始化时地址管理表的生成时间。存储器控制器(114)具有，暂时存储地址管理表(112)的读写存储器(113)；存储器控制部(122)，在数据的写入目标的物理块从某地址范围切换到其它地址范围时，其向非易失性存储器(115)写入读写存储器中暂时存储的地址管理表和用于将切换后的地址范围特定下来的地址范围确定信息；以及地址管理表生成部(107)，在初始化时基于地址范围确定信息，读取在特定的地址范围内中包含的、用于管理物理块的状态的分布管理信息，并基于读取的分布管理信息生成地址管理表(112)。
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公开(公告)号：CN101286137A
公开(公告)日：2008-10-15
申请号：CN200810083561.7
申请日：2004-10-13
Applicant: 松下电器产业株式会社
IPC: G06F12/06
CPC classification number: G06F12/06 , G06F2212/2022
Abstract: 本发明公开了半导体存储器装置和控制器及其读写控制方法。将控制器102和4个闪速存储器F0～F3的各2个连接到2条存储器总线上，将各闪速存储器分割为大致相等的大小的区域，形成前后半区域。在4存储器结构时，以每个规定的大小区分由主机指定的连续逻辑地址，按下述顺序以重复巡回F0、F1、F2、F3的形式进行写入。在2存储器结构时，以重复巡回F00、F10、F01、F11的形式进行写入。这样，与连接到控制器上的闪速存储器的数目无关地谋求控制器处理的共用化。
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公开(公告)号：CN100422962C
公开(公告)日：2008-10-01
申请号：CN200580006079.8
申请日：2005-02-25
Applicant: 松下电器产业株式会社
IPC: G06F12/16
CPC classification number: G06F11/1441 , G06F11/1435
Abstract: 把存储与簇或物理块等的预定的存储单位对应的写入结束标志的写入结束标志表(105)保存到非易失性的控制存储器(106)内。然后，检测向预定的存储单位进行的数据写入的结束，把写入结束标志写入到写入结束标志表(105)上的对应的存储单位的地址内。这样就可以确认已正常地写入了数据。即便是不能向作为主存储器的写入单位的页内写入表示写入结束的标志的情况下，也可以提高写入的可靠性。
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公开(公告)号：CN101133400A
公开(公告)日：2008-02-27
申请号：CN200680006470.2
申请日：2006-07-21
Applicant: 松下电器产业株式会社
Abstract: 用于非易失性存储器的地址管理，将整个逻辑地址空间划分成逻辑地址范围(0至15)，将物理地址空间划分成物理区(分段0至15)。使逻辑地址范围分别与物理区相关联，以管理所述地址。使逻辑地址范围的大小均衡。使与要存储诸如FAT之类被更频繁地重写的数据的逻辑地址范围(0)对应的物理区(分段(0))的大小比其它物理区的大小大，并分配逻辑地址范围和物理区。最为替换，使物理区的大小均衡，设置逻辑地址范围(0)的大小比其它逻辑地址范围的大小小。这样，物理区(分段)的实际重写频率彼此相等，由此能够延长非易失性存储器的寿命。
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Patent Agency Ranking
公开(公告)号：CN1957337A
公开(公告)日：2007-05-02
申请号：CN200580015993.9
申请日：2005-05-12
Applicant: 松下电器产业株式会社
IPC: G06F12/16
CPC classification number: G11C16/10 , G06F11/1068
Abstract: 本发明可保存产生写入错误的地址，在一系列的写入完成之后，读出所保存的地址数据。而且，通过仅对于无法进行数据纠正的地址、及判断为需要进行写入重试的地址进行不良区块处理，可防止不良区块的增加。从而，向指定的快闪存储器进行写入时，可防止频繁出现写入错误、以及大量产生不良区块。
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公开(公告)号：CN1866399A
公开(公告)日：2006-11-22
申请号：CN200610082411.5
申请日：2006-05-16
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/82 , G11C11/5621 , G11C16/04 , G11C2029/0409
Abstract: 本发明提供一种存储器控制器、非易失性存储器、非易失性存储系统和数据写入方法。在使用了由各个存储器单元保持多页的数据的多值NAND快闪存储器等非易失性存储器的非易失性存储装置中，解决在数据写入过程中发生了错误、从而使与该页同组的其它页中所记载的数据发生变化的问题。在向非易失性存储器110中写入数据时，在向某页进行写入的过程中发生了错误时，由错误页确定部128确定错误的类别和发生错误的页的物理地址。然后，由错误消除部129消除在属于与错误页同组的其它页中所存储的数据中产生的错误。
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公开(公告)号：CN1466758A
公开(公告)日：2004-01-07
申请号：CN01816586.9
申请日：2001-10-01
Applicant: 松下电器产业株式会社
IPC: G11B27/00
CPC classification number: G11B27/034 , G11B27/031 , G11B2220/2512 , G11B2220/2529
Abstract: 一种压缩音频数据的编辑和再现方法，把用以标题为开头的帧单位构成，并且以与某帧对应的数据在该帧以外也存在的形式进行了数据压缩的音频数据在所希望的位置分割为前方部分和后方部分的两个音频数据时，进行以下的(1)或(2)中的至少任意一方的处理：(1)把后方部分音频数据的开头的给定字节的数据附加到前方部分音频数据的最后尾；(2)把前方部分音频数据的最终的给定字节的数据配置在后方部分音频数据的开头部分的前方。据此，即使是以MP3为代表的帧和该帧使用的数据存在的位置不一定一致的压缩数据，也不产生异常噪声。另外，如果在连续再现原本是分割一个音频数据而取得的两个音频数据时，就能进行无缝隙再现。
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公开(公告)号：CN100590738C
公开(公告)日：2010-02-17
申请号：CN200610082411.5
申请日：2006-05-16
Applicant: 松下电器产业株式会社
CPC classification number: G11C29/82 , G11C11/5621 , G11C16/04 , G11C2029/0409
Abstract: 本发明提供一种存储器控制器、非易失性存储器、非易失性存储系统和数据写入方法。在使用了由各个存储器单元保持多页的数据的多值NAND快闪存储器等非易失性存储器的非易失性存储装置中，解决在数据写入过程中发生了错误、从而使与该页同组的其它页中所记载的数据发生变化的问题。在向非易失性存储器110中写入数据时，在向某页进行写入的过程中发生了错误时，由错误页确定部128确定错误的类别和发生错误的页的物理地址。然后，由错误消除部129消除在属于与错误页同组的其它页中所存储的数据中产生的错误。
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公开(公告)号：CN100535933C
公开(公告)日：2009-09-02
申请号：CN200580003952.8
申请日：2005-02-02
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/385 , G06F11/073 , G06F11/0793 , G06F11/1052 , G11C2029/0409
Abstract: 存储卡(1)包括与数据处理装置(50)之间进行命令和数据的发送接收的主机接口(2)、存储数据的非易失性存储器(7)、控制存储卡的动作的控制器(3)和存储规定的管理信息的存储单元(32)。管理信息包括在向非易失性存储器的写入动作时产生了错误之际指定是否执行重试功能用的重试设定信息。控制器(3)在数据写入动作时，参考重试设定信息，在重试设定信息表示重试功能的停止的情况下，为了在数据写入动作时的错误发生时使重试功能不动作，或在重试设定信息表示重试功能的动作的情况下，为了在数据写入动作时的错误发生时使重试功能动作，而控制写入动作。
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