公开(公告)号：CN102550029A

公开(公告)日：2012-07-04

申请号：CN201180003988.1

申请日：2011-07-27

Applicant: 松下电器产业株式会社

Inventor： 吉松直树 ,  田中健 ,  黑川圭一

IPC: H04N7/26

CPC classification number: H04N19/436 ,  H04N19/129 ,  H04N19/156 ,  H04N19/167 ,  H04N19/174 ,  H04N19/44 ,  H04N19/61 ,  H04N19/70 ,  H04N19/85

Abstract: 以简单的结构适当地执行解码的并行处理的图像解码装置(100)，包括：流划分控制部(140)，指定处理对象区域，根据该处理对象区域的配置选择划分流的一部分；M个流划分部(130)，通过对指定的M个处理对象区域并行执行流划分处理，从而生成M×N个划分流；以及N个解码引擎(120)，对包含选择出的一部分的N个划分流的每一个的一部分并行进行解码；M个流划分部(130)，在该处理对象区域中包含的片被划分为多个片部分，并被分配到多个划分流的情况下，按每个划分流，将由被分配到该划分流的至少一个片部分构成的片部分群从新构成为新的片。

公开(公告)号：CN100401305C

公开(公告)日：2008-07-09

申请号：CN200510003634.3

申请日：2005-01-10

Applicant: 松下电器产业株式会社

Inventor： 黑川圭一 ,  安井卓也

IPC: G06F17/50 ,  H01L21/82

CPC classification number: G06F17/5072

Abstract: 在LSI的布局设计操作中，当关于时序改进和布局设计重试的重复操作被抑制时，设计周期缩短。本发明提供了一种半导体集成电路的自动布局方法，包括：定义步骤，定义恒定长度的余量至布线长度L与布局改变约束的关系；初始排布步骤，初始排布构成逻辑电路的逻辑单元；基于布局的电路优化步骤，将恒定长度的余量应用到从布局获得的布线长度上以改善时序；布局改变约束计算步骤，计算对应于所述恒定长度的所述余量的布局改变约束；以及增量排布步骤，其中当改进已修正逻辑电路的逻辑单元布局时，进行布局改进，所述布局改进具有基于所述布局改变约束计算步骤计算出的所述布局改变约束；以及布局数据输出步骤，输出基于所排布的布局信息的布局数据。