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公开(公告)号：CN100354971C
公开(公告)日：2007-12-12
申请号：CN02829837.3
申请日：2002-11-08
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社 , 日立超大规模集成电路系统株式会社
IPC: G11C7/06
CPC classification number: G11C7/062 , G11C5/063 , G11C7/065 , G11C7/08 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C8/08 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C11/4096 , G11C11/4097 , G11C29/1201 , G11C2207/002 , G11C2207/005 , H01L27/0207 , H01L27/10814 , H01L27/10882 , H01L27/10897
Abstract: 本发明的直接读出放大器，在作为位线连接到栅极的差动对而动作的MOS晶体管和RLIO线之间，设置由在位线方向上布线的读出列选择线所控制的MOS晶体管而使其隔离，进而，把作为差动对而动作的MOS晶体管的源极连接到在字线方向上布线的共同源极线上。在读出动作时，通过利用读出列选择线和共同源极线仅在选择栅网上激活直接读出放大器，而大幅度地减少读出动作时的消耗电力。而且，从局部IO线隔离作为差动对动作的MOS晶体管的寄生电容，减少局部IO线的负载能力，实现读出速度的高速化。另外，降低读出动作中的局部IO线的负载能力的数据模式依赖性，使制造后的试验容易化。
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公开(公告)号：CN1992079A
公开(公告)日：2007-07-04
申请号：CN200610126577.2
申请日：2006-08-28
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/409 , G11C11/4091
CPC classification number: G11C7/1027 , G11C7/1012 , G11C7/1048 , G11C7/1051 , G11C7/1066 , G11C7/1069 , G11C7/1072 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/22 , G11C11/4076 , G11C11/4091 , G11C11/4093 , G11C11/4094 , G11C11/4096 , G11C29/028 , G11C2207/002
Abstract: 本发明提供一种半导体器件，在包含DRAM等半导体存储器的半导体器件中，实现动作余量的增大和消耗功率的降低。例如，具有由副放大器(SAMP)对从读出放大器阵列(SAA)读出到本地输入输出线(LIO)上的信号进行放大并传送到主输入输出线(MIO)的列系统电路。在各副放大器(SAMP)中，设有例如可以按照读起动信号(RD1、2)设定2种电流的电流控制电路(IC)。读起动信号(RD1、2)，通过时序控制电路的控制，在与突发读出动作的周期数对应的时刻生成。在存储体激活后紧接着的突发读出动作周期中，由(RD1)将电流控制电路(IC)的电流设定得较大，在后续的读出周期中，由(RD2)将电流控制电路(IC)的电流设定得较小。
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Patent Agency Ranking
公开(公告)号：CN1909114A
公开(公告)日：2007-02-07
申请号：CN200610108315.3
申请日：2006-08-01
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
CPC classification number: G06F11/1044 , G11C2029/0409
Abstract: 本发明提供一种半导体存储器件，该半导体存储器件抑制面积损失，并且小型化时的动作余量大。例如，对于DRAM等的存储阵列(ARY)，采用由64位数据位和9位校验位构成的纠错码方式，使伴随该纠错码方式的纠错码电路(ECC)与读出放大器串(SAA)相邻地配置。在芯片内，除了设置有由这种存储阵列ARY构成的额定存储阵列之外，还设置有与存储阵列(ARY)同样地具有(SAA)及与该(SAA)相邻的(ECC)的冗余存储阵列，解救制造时产生的缺陷。并且，在(ECC)中，在有激活指令时进行纠错，在有预充电指令时进行校验位的存储。
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公开(公告)号：CN1906699A
公开(公告)日：2007-01-31
申请号：CN200380110822.5
申请日：2003-11-21
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C15/04
CPC classification number: G11C15/04 , G11C15/043
Abstract: 在由采用了存储电路(STC)和比较电路(CP)的存储单元构成的存储阵列中，将构成比较电路的多个晶体管中的、栅电极连接在检索线上的晶体管的源电极或漏电极的任一个电极与预充电到高电压的匹配线(HMLr)连接。而且，将匹配线判断电路(MDr)配置在预充电到低电压的匹配线(LMLr)上，根据信息的比较结果辨别在该匹配线内产生的比较信号电压。按照这种存储阵列的结构和动作，可以避免匹配线对内的检索线驱动噪声的影响，并以低功率且高速地进行比较动作。因此，能够实现可以用高速进行检索动作的低功率内容可寻址存储器。
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公开(公告)号：CN1695249A
公开(公告)日：2005-11-09
申请号：CN02829837.3
申请日：2002-11-08
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社 , 日立超大规模集成电路系统株式会社
IPC: H01L27/108 , H01L21/8242 , G11C11/407 , G11C11/409
CPC classification number: G11C7/062 , G11C5/063 , G11C7/065 , G11C7/08 , G11C7/1078 , G11C7/1096 , G11C7/12 , G11C7/18 , G11C8/08 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C11/4096 , G11C11/4097 , G11C29/1201 , G11C2207/002 , G11C2207/005 , H01L27/0207 , H01L27/10814 , H01L27/10882 , H01L27/10897
Abstract: 本发明的直接读出放大器，在作为位线连接到栅极的差动对而动作的MOS晶体管和RLIO线之间，设置由在位线方向上布线的列选择线所控制的MOS晶体管而使其隔离，进而，把作为差动对而动作的MOS晶体管的源极连接到在字线方向上布线的共同源极线上。在读出动作时，通过利用列选择线和共同源极线仅在选择栅网上激活直接读出放大器，而大幅度地减少读出动作时的消耗电力。而且，从局部IO线隔离作为差动对动作的MOS晶体管的寄生电容，减少局部IO线的负载能力，实现读出速度的高速化。另外，降低读出动作中的局部IO线的负载能力的数据模式依赖性，使制造后的试验容易化。
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公开(公告)号：CN1041581C
公开(公告)日：1999-01-06
申请号：CN94101411.8
申请日：1994-02-19
Applicant: 株式会社日立制作所
CPC classification number: G11C29/44 , G06F11/006 , G11C7/1045
Abstract: 将一个设有按照存入非易失存储元件中的信息，来选择存储器功能的功能选择电路的半导体芯片密封在封装内，而且通过在上述状态或半导体芯片被安装在印刷板的状态下写入非易失存储器元件，最后设置存储器功能。通过根据上述过程来设置半导存储器类型，从圆片工艺到组装步骤的过程都能变得相同，因此，可便于批量生产和生产控制。可在短期内提供具有符合用户技术规格的存储器功能的半导体存储器。
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公开(公告)号：CN1181632A
公开(公告)日：1998-05-13
申请号：CN97121179.5
申请日：1997-10-24
Applicant: 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
IPC: H01L27/108
CPC classification number: G11C11/4074 , G11C11/408 , G11C11/4087
Abstract: 在动态RAM中,动态存储单元设置于字线和一对位线的一根的交叉处,对应于电源电压的选择电平信号和对应于低于电路地电位的负电位的非选择电平提供给字线。由读出放大器读到成对位线的存储单元信号被放大,所述读出放大器在电路地电位和通过使电源电压降低等于地址选择MOSFET的阈值电压而形成的内部电压下工作。动态RAM具有接收电源电压和电路地电位的振荡器,及接收由振荡器产生的振荡脉冲的电路,用于产生负电位。
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