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公开(公告)号：CN112540888A
公开(公告)日：2021-03-23
申请号：CN202011510852.7
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F11/22
Abstract: 本发明公开了一种面向大规模可重构处理单元阵列的调试方法及装置，其中该方法包括：由可重构处理单元RPU将处理单元PE的调试任务信息，写入到处理单元阵列PEA协处理器接口的特殊功能寄存器中；通过PEA协处理器接口的特殊功能寄存器，将调试任务信息发送到目标PE的调试模块，其中，特殊功能寄存器为预先配置的与调试功能相关的寄存器，目标PE为PEA中待调试的PE；通过目标PE的调试模块执行调试任务，并将调试结果信息，通过PEA协处理器接口的特殊功能寄存器返回给RPU。本发明能够避免传统DFT对大规模可重构处理器阵列的调试，会急剧地增加电路面积的问题。
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公开(公告)号：CN112506853A
公开(公告)日：2021-03-16
申请号：CN202011506076.3
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明公开了一种零缓冲流水的可重构处理单元阵列及零缓冲流水方法，零缓冲流水的可重构处理单元阵列PEA中的处理单元PE之间的数据传输、PE对PE中的局部寄存器LR的读写、PEA对PEA中全局寄存器GR和共享存储器SM的访问不经过先进先出存储器FIFO，采用包含有停顿周期数的配置信息在可重构处理器上对运算算子进行静态调度，基于所述停顿周期数确定每个运算算子所对应的PE的启动时间，实现零缓冲流水。本发明通过配置信息的软件定义方式，利用停顿周期数从而忽略了FIFO的开销，减少了数据传输和处理的延迟，也因此极大的提高了数据传输、数据处理的效率。
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公开(公告)号：CN112486904A
公开(公告)日：2021-03-12
申请号：CN202011506065.5
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理单元阵列的寄存器堆设计方法及装置，其中，该方法包括：采用数据局部和全局共享结合、数据和配置信息分离存储的方式，对每个可重构处理单元阵列PEA的全局寄存器堆GR进行设计，其中，每个PEA包括：多个处理器单元PE；采用数据和配置信息分离存储的方式，对每个PE的局部寄存器堆LR进行设计。本发明通过层次化的寄存器文件设计，能够充分利用可重构处理器单元阵列中各个处理单元的资源，提升可重构处理器单元阵列的系统性能。
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公开(公告)号：CN112486903B
公开(公告)日：2024-07-23
申请号：CN202011503241.X
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理单元、可重构处理单元阵列及其运行方法，其中，该方法包括：在取配置的流水环节中，读取该可重构处理单元的配置信息；在译码和取数的流水环节中，对配置信息进行译码并根据所述配置信息读取数据；在执行的流水环节中，根据配置信息对读取的数据进行运算操作或访存操作；在写回的流水环节中，根据配置信息对数据进行存储器的写回操作，各流水环节并行运行。该方案可重构处理单元实现共四级流水环节，各流水环节并行运行，在执行的流水环节中实现了运算操作功能和访存操作功能并存且运算操作和访存操作分离式运行，使得实现了执行的流水环节更细的流水设计，有利于提高可重构处理单元阵列的计算能力和计算性能。
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公开(公告)号：CN112486907B
公开(公告)日：2024-06-25
申请号：CN202011510851.2
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理器上多层循环任务的硬件实现方法，包括：配置CGRA上实现多层循环任务的顶层型配置信息和PE运算配置信息；将顶层型配置信息载入CGRA的处理单元阵列PEA，将PEA循环迭代次数存入全局寄存器，通过PEA的控制器和全局寄存器完成PEA层次循环任务；将顶层型配置信息载入CGRA的处理单元PE，将PE循环迭代次数存入局部寄存器，通过PE的控制器和局部寄存器完成PE层次循环任务；将PE运算配置信息中的迭代次数和迭代间隔存入全局寄存器或局部寄存器，基于PE的控制器完成PE中单条配置层次循环任务。本发明减少了从外部配置存储器读取配置信息的次数，从而提升了整个CGRA的运算性能。
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Patent Agency Ranking
公开(公告)号：CN112487352B
公开(公告)日：2022-06-10
申请号：CN202011503222.7
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理器上快速傅里叶变换运算方法及可重构处理器，其中，该方法包括：将共享存储器中的bank按照地址由低到高分为第一共享存储器和第二共享存储器；将第一层运算的初始数据存入第一共享存储器，将第一层运算的控制信息存入第二共享存储器，通过可重构处理器中的处理单元阵列以第一层运算为当前层运算开始循环执行以下步骤：读取并根据当前层运算所需计算的初始数据和当前层运算的控制信息进行计算，将当前层运算的计算结果存入第一共享存储器，在处理单元阵列进行当前层运算的同时，将下一层运算的控制信息存入第二共享存储器，以当前层运算的计算结果作为下一层运算的初始数据，将下一层运算视为新的当前层运算。
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公开(公告)号：CN112487352A
公开(公告)日：2021-03-12
申请号：CN202011503222.7
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理器上快速傅里叶变换运算方法及可重构处理器，其中，该方法包括：将共享存储器中的bank按照地址由低到高分为第一共享存储器和第二共享存储器；将第一层运算的初始数据存入第一共享存储器，将第一层运算的控制信息存入第二共享存储器，通过可重构处理器中的处理单元阵列以第一层运算为当前层运算开始循环执行以下步骤：读取并根据当前层运算所需计算的初始数据和当前层运算的控制信息进行计算，将当前层运算的计算结果存入第一共享存储器，在处理单元阵列进行当前层运算的同时，将下一层运算的控制信息存入第二共享存储器，以当前层运算的计算结果作为下一层运算的初始数据，将下一层运算视为新的当前层运算。
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公开(公告)号：CN112433773A
公开(公告)日：2021-03-02
申请号：CN202011465401.6
申请日：2020-12-14
Applicant: 清华大学
IPC: G06F9/4401
Abstract: 本发明提供了一种可重构处理器的配置信息记录方法及装置，该方法包括：采集可重构处理器的配置信息；采用预定义的配置信息格式，记录所述配置信息；其中，所述预定义的配置信息格式为满足预设长度要求的配置信息格式，包括配置信息长度的扩展位和多个配置信息编码的保留位。本发明可以对可重构处理器的配置信息格式进行描述，扩展性强，灵活性高。
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公开(公告)号：CN112486245B
公开(公告)日：2023-03-10
申请号：CN202011491834.9
申请日：2020-12-17
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构阵列时钟门控控制方法、装置、设备及介质，其中，该方法包括：将可重构阵列划分为输出端口、AXI总线和可重构处理单元三个区域，分别判断每个区域的运行情况；根据每个区域的运行情况，通过使能信号分别动态控制各个区域的时钟的开启或关闭。该方案提出了分层次、分区域控制时钟的方式，在降低功耗的同时，有利于提高时钟门控的灵活性，有利于降低时钟门控过程的复杂度。
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公开(公告)号：CN112559053B
公开(公告)日：2022-06-03
申请号：CN202011518287.9
申请日：2020-12-21
Applicant: 清华大学
IPC: G06F9/38 , G06F15/177
Abstract: 本发明提供了一种可重构处理器数据同步处理方法及装置，涉及通信技术领域，该方法包括获取第一节点的第一运算时刻信息、可重构处理器各节点的运算周期信息和间隔周期信息；根据第一运算时刻信息、运算周期信息和间隔周期信息计算第一节点的多个后继节点的第二运算时刻信息；后继节点与第一节点存在直接或间接的依赖关系；根据第二运算时刻信息计算除第一节点和多个后继节点外的剩余节点的第三运算时刻信息；根据第一运算时刻信息、第二运算时刻信息和第三运算时刻信息控制可重构处理器同步处理待处理任务。本发明实施例提供了对于高并行流水任务面对存储资源有限导致的访存冲突的解决方案。
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