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公开(公告)号：CN112486908A
公开(公告)日：2021-03-12
申请号：CN202011510855.0
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种层次化的多RPU多PEA的可重构处理器，包括：4个可重构处理器块RPU；其中，每个RPU包括：4个处理单元阵列PEA；其中，每个PEA包括：8×8个处理单元PE，以及与8×8个PE配合完成运算任务的处理单元阵列控制器、协处理器接口、配置控制器、数据控制器和数据共享存储器。本发明可以通过层次化的多RPU多PEA的粗粒度可重构阵列的结构，使得处理器的扩展变得简单，提升了灵活性，并降低了设计和控制的复杂度，能够间接地降低功耗，提升了性能。
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公开(公告)号：CN112486907B
公开(公告)日：2024-06-25
申请号：CN202011510851.2
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理器上多层循环任务的硬件实现方法，包括：配置CGRA上实现多层循环任务的顶层型配置信息和PE运算配置信息；将顶层型配置信息载入CGRA的处理单元阵列PEA，将PEA循环迭代次数存入全局寄存器，通过PEA的控制器和全局寄存器完成PEA层次循环任务；将顶层型配置信息载入CGRA的处理单元PE，将PE循环迭代次数存入局部寄存器，通过PE的控制器和局部寄存器完成PE层次循环任务；将PE运算配置信息中的迭代次数和迭代间隔存入全局寄存器或局部寄存器，基于PE的控制器完成PE中单条配置层次循环任务。本发明减少了从外部配置存储器读取配置信息的次数，从而提升了整个CGRA的运算性能。
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公开(公告)号：CN115269492A
公开(公告)日：2022-11-01
申请号：CN202210716651.5
申请日：2022-06-23
Applicant: 清华大学
Abstract: 本发明提供了一种可重构处理器多端口缓存的流式数据管理方法及装置，涉及大规模集成电路技术领域，该方法包括：在处理单元阵列访问缓存时，若未命中，则通过轮询仲裁的方式驱逐目标位为第一预设值的缓存行，将后续进入缓存的缓存行的目标位设为所述第一预设值；在处理单元阵列访问缓存时，若命中，则基于上一次命中的缓存行与本次命中缓存行之间的间隔，将本次命中的缓存行的目标位设为第二预设值。本发明可以在流式数据的冲刷下有效减少缓存抖动的概率，从而减少访问片外存储器的频率，提高PEA的访存带宽，缓解因为组相联可能带来的冲突缺失，针对流式数据减少缺失率。
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公开(公告)号：CN112540888A
公开(公告)日：2021-03-23
申请号：CN202011510852.7
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F11/22
Abstract: 本发明公开了一种面向大规模可重构处理单元阵列的调试方法及装置，其中该方法包括：由可重构处理单元RPU将处理单元PE的调试任务信息，写入到处理单元阵列PEA协处理器接口的特殊功能寄存器中；通过PEA协处理器接口的特殊功能寄存器，将调试任务信息发送到目标PE的调试模块，其中，特殊功能寄存器为预先配置的与调试功能相关的寄存器，目标PE为PEA中待调试的PE；通过目标PE的调试模块执行调试任务，并将调试结果信息，通过PEA协处理器接口的特殊功能寄存器返回给RPU。本发明能够避免传统DFT对大规模可重构处理器阵列的调试，会急剧地增加电路面积的问题。
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公开(公告)号：CN112486908B
公开(公告)日：2024-06-11
申请号：CN202011510855.0
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种层次化的多RPU多PEA的可重构处理器，包括：4个可重构处理器块RPU；其中，每个RPU包括：4个处理单元阵列PEA；其中，每个PEA包括：8×8个处理单元PE，以及与8×8个PE配合完成运算任务的处理单元阵列控制器、协处理器接口、配置控制器、数据控制器和数据共享存储器。本发明可以通过层次化的多RPU多PEA的粗粒度可重构阵列的结构，使得处理器的扩展变得简单，提升了灵活性，并降低了设计和控制的复杂度，能够间接地降低功耗，提升了性能。
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Patent Agency Ranking
公开(公告)号：CN112540950B
公开(公告)日：2023-03-28
申请号：CN202011510860.1
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/177 , G06F15/167
Abstract: 本发明公开了一种基于配置信息共享存储的可重构处理器及其共享存储方法，其中该方法包括：处理单元阵列和配置信息共享存储模块；其中，处理单元阵列包括：多个处理器单元；配置信息共享存储模块包括：多个存储体，用于存储各个处理器单元的配置信息。本发明将原先设置于各个处理单元内部的配置存储器搬移到处理单元阵列之外，使得各个处理单元能够共享配置信息共享存储模块中各个存储体来存储配置信息，以便拥有较少配置信息的处理单元能够分担配置存储压力较大的处理单元的配置信息，大大提高了可重构处理器存储配置信息的空间利用率。
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公开(公告)号：CN115421899A
公开(公告)日：2022-12-02
申请号：CN202210719004.X
申请日：2022-06-23
Applicant: 清华大学
Abstract: 本发明提供了一种可重构处理器多端口可配缓存访问方法及装置，涉及大规模集成电路技术领域，该方法包括：基于地址空间参数和访存延时参数，利用标志存储器和寄存器将多个访问请求分配至多个存储空间；按照预设端口优先级信息确定每个存储空间的目标访问请求；将目标访问请求的读访存请求发送至数据存储体；将目标访问请求的写操作请求发送至写缓冲区，进行数据写入。本发明可以使需要访问地址空间更大的PEA通过缓存空间模式访存，让某些需要访存延时更小的PEA通过缓冲空间模式访存，在性能和灵活性上兼顾缓存空间和缓冲空间的优点；在没有复制标志存储器的情况下实现多端口对缓存的访问；避免对缓存空间的污染，减少缺失率。
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公开(公告)号：CN112540888B
公开(公告)日：2022-08-12
申请号：CN202011510852.7
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F11/22
Abstract: 本发明公开了一种面向大规模可重构处理单元阵列的调试方法及装置，其中该方法包括：由可重构处理单元RPU将处理单元PE的调试任务信息，写入到处理单元阵列PEA协处理器接口的特殊功能寄存器中；通过PEA协处理器接口的特殊功能寄存器，将调试任务信息发送到目标PE的调试模块，其中，特殊功能寄存器为预先配置的与调试功能相关的寄存器，目标PE为PEA中待调试的PE；通过目标PE的调试模块执行调试任务，并将调试结果信息，通过PEA协处理器接口的特殊功能寄存器返回给RPU。本发明能够避免传统DFT对大规模可重构处理器阵列的调试，会急剧地增加电路面积的问题。
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公开(公告)号：CN112486907A
公开(公告)日：2021-03-12
申请号：CN202011510851.2
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理器上多层循环任务的硬件实现方法，包括：配置CGRA上实现多层循环任务的顶层型配置信息和PE运算配置信息；将顶层型配置信息载入CGRA的处理单元阵列PEA，将PEA循环迭代次数存入全局寄存器，通过PEA的控制器和全局寄存器完成PEA层次循环任务；将顶层型配置信息载入CGRA的处理单元PE，将PE循环迭代次数存入局部寄存器，通过PE的控制器和局部寄存器完成PE层次循环任务；将PE运算配置信息中的迭代次数和迭代间隔存入全局寄存器或局部寄存器，基于PE的控制器完成PE中单条配置层次循环任务。本发明减少了从外部配置存储器读取配置信息的次数，从而提升了整个CGRA的运算性能。
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公开(公告)号：CN112486905B
公开(公告)日：2024-06-25
申请号：CN202011506072.5
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构异构化PEA互连方法，每个PEA阵列包含8×8个处理单元PE，异构PE包括28个访存PE和64个计算PE，64个计算PE包括第一计算PE和第二计算PE，所述第二计算PE为对应的28个访存PE，第一计算PE为剩余的36个PE；可重构异构化PEA互连方法包括：28个访存PE的互连方式：将28个访存PE分为顶角PE和边沿PE，基于顶角PE和边沿PE，采用优化的mesh互连实现28个访存PE的互连；64个计算PE的互连方式：对于第一计算PE中的任一个PE连接相邻的PE和第二计算PE中与任一个PE同行和同列的PE。本发明可以满足频繁的访存要求。
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