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公开(公告)号：CN117176115A
公开(公告)日：2023-12-05
申请号：CN202310397798.7
申请日：2023-04-13
Applicant: 三星电子株式会社
Abstract: 公开半导体装置和包括该半导体装置的半导体系统。所述半导体装置包括至少一个触发器。触发器包括：第一锁存器，包括响应于传输信号而接收输入数据并且输出中间数据的第一数据路径、以及反馈中间数据的第一反馈路径；以及第二锁存器，包括响应于传输信号而接收中间数据并且输出输出数据的第二数据路径、以及反馈输出数据的第二反馈路径，并且第一反馈路径和第二反馈路径中的至少一个在启用第一数据路径或第二数据路径之前被禁用。
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公开(公告)号：CN115939124A
公开(公告)日：2023-04-07
申请号：CN202210850196.8
申请日：2022-07-19
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/3947
Abstract: 提供了一种集成电路，包括布置在多行上的标准单元。该标准单元可以包括：多个功能单元，每个功能单元都被实现为逻辑电路；以及多个填充单元，包括至少一个第一填充单元和至少一个第二填充单元，每个填充单元包括后端线(BEOL)图案、中间线(MOL)图案和前端线(FEOL)图案中的至少一个图案，并且其中，至少一个第一填充单元和至少一个第二填充单元具有彼此相同的大小，并且至少一个第一填充单元的至少一个图案中的一个图案的密度不同于至少一个第二填充单元的至少一个图案中的一个图案的密度。
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公开(公告)号：CN114911452A
公开(公告)日：2022-08-16
申请号：CN202210122092.5
申请日：2022-02-09
Applicant: 三星电子株式会社
IPC: G06F7/502 , G06F7/503 , G06F30/392 , G06F30/394 , H01L27/02 , H01L27/092
Abstract: 一种多高度加法器单元，被配置为接收第一输入信号、第二输入信号以及进位输入信号并且输出和输出信号以及进位输出信号，该多高度加法器单元包括：多个电路区域，包括对其施加第一输入信号的多个第一栅极线以及对其施加第二输入信号的多个第二栅极线，其中，第一电路区域和第二电路区域中的至少一个布置在第一行中，第三电路区域和第四电路区域中的至少一个布置在与第一行平行的第二行中，以及布置在第一行中的电路区域的第一栅极线与布置在第二行中的电路区域的第一栅极线对齐。
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公开(公告)号：CN106057794B
公开(公告)日：2021-12-14
申请号：CN201610204802.3
申请日：2016-04-05
Applicant: 三星电子株式会社
Abstract: 提供了一种制造半导体装置的方法。所述方法包括设置用于形成第一单元和第二单元的前导电线。第一单元和第二单元在第一方向上彼此相邻。第一单元的第一导电线沿与第一方向垂直的第二方向延伸并且与第一单元和第二单元之间的边界相邻。第二单元的第二导电线和第三导电线沿第一方向延伸并且与边界相邻。第二导电线和第三导电线分别设置在沿第一方向延伸的多条轨道之中的两条不相邻的轨道上。第一导电线与所述两条不相邻的轨道中的一条轨道以及设置在所述两条不相邻的轨道之间的一条轨道相交。
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公开(公告)号：CN113497031A
公开(公告)日：2021-10-12
申请号：CN202110356220.8
申请日：2021-04-01
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 提供了一种包括多个标准单元的集成电路。该集成电路包括：第一标准单元组，包括至少两个第一标准单元；第二标准单元组，在第一方向上与第一标准单元组相邻，第二标准单元组包括至少一个第二标准单元；以及第一绝缘栅极，与第一标准单元中的至少一个的一侧和所述至少一个第二标准单元的一侧邻接，其中第一标准单元和第二标准单元中的每个包括集成的p型晶体管(pFET)和n型晶体管(nFET)，其中第一标准单元和第二标准单元中的每个具有不同设计的第一布设线，以及其中第一标准单元和第二标准单元中的每个根据对应的设计而具有有源区的相同或不同的布局。
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Patent Agency Ranking
公开(公告)号：CN106055725B
公开(公告)日：2021-08-27
申请号：CN201610203484.9
申请日：2016-04-01
Applicant: 三星电子株式会社
IPC: G06F30/392
Abstract: 公开了一种制造半导体装置的方法，所述制造半导体装置的方法包括：提供用于形成相邻的第一逻辑单元和第二逻辑单元以及相邻的虚设单元和第三逻辑单元的前导电线和后导电线。来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离。来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离。第二参考距离大于第一参考距离。
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公开(公告)号：CN115394773A
公开(公告)日：2022-11-25
申请号：CN202210188963.3
申请日：2022-02-28
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了一种半导体器件及其制造方法。所述半导体器件可以包括：衬底，所述衬底包括在第一方向上彼此相邻并共享单元边界的第一逻辑单元和第二逻辑单元；第一金属层，所述第一金属层位于所述衬底上，所述第一金属层包括电力线，所述电力线设置在所述单元边界上以在与所述第一方向交叉的第二方向上延伸并具有平行于所述第二方向的中心线；以及第二金属层，所述第二金属层位于所述第一金属层上。所述第二金属层可以包括设置在所述第一逻辑单元和所述第二逻辑单元中的每一者上的第一上互连线和第二上互连线。所述第一上互连线可以沿着第一互连轨道在第一方向上延伸。所述第二上互连线可以沿着第二互连轨道在所述第一方向上延伸。
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公开(公告)号：CN115132722A
公开(公告)日：2022-09-30
申请号：CN202210054536.6
申请日：2022-01-18
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/088
Abstract: 一种集成电路包括：标准单元，所述标准单元包括在第一方向上延伸并在垂直于所述第一方向的第二方向上具有第一宽度的第一有源区；以及填充单元，所述填充单元包括类型与所述第一有源区的类型相同的第二有源区并在所述第一方向上与所述标准单元相邻，所述第二有源区在所述第一方向上延伸并在所述第二方向上具有大于所述第一宽度的第二宽度，其中，所述标准单元还包括类型与所述第一有源区的类型相同的第一锥形部分，所述第一锥形部分布置在所述第一有源区和所述第二有源区之间。
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公开(公告)号：CN115117052A
公开(公告)日：2022-09-27
申请号：CN202210130051.0
申请日：2022-02-11
Applicant: 三星电子株式会社
Abstract: 公开了提供增加的引脚接入点的集成电路及其设计方法。所述集成电路包括：第一单元，所述第一单元包括在第一线路层中沿着第一轨迹在第一方向上延伸的第一下图案；以及第二单元，所述第二单元包括在所述第一线路层中沿着所述第一轨迹在所述第一方向上延伸的第二下图案，并且所述第二下图案与所述第一下图案相距所述第一线路层的最小间距或者更远，其中，所述第一下图案对应于所述第一单元的引脚，并且与所述第一下图案距所述第一单元与所述第二单元之间的边界相比，所述第二下图案距所述第一单元与所述第二单元之间的边界更远。
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公开(公告)号：CN114975423A
公开(公告)日：2022-08-30
申请号：CN202210136514.4
申请日：2022-02-15
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L23/528 , G06F30/3947
Abstract: 一种集成电路(IC)包括：多个栅电极，在第一方向上延伸并在与第一方向正交的第二方向上排列；多个第一电源线，在第一方向上延伸以向标准单元供电，并分别被布置为与栅电极的第一侧相邻；以及多个信号线，在第一方向上延伸以传输标准单元的输入信号或输出信号，并分别被布置为与栅电极的第二侧相邻。
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