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公开(公告)号：CN100428223C
公开(公告)日：2008-10-22
申请号：CN99814590.4
申请日：1999-12-15
Applicant: 松下电器产业株式会社
IPC: G06F17/16
CPC classification number: G06F17/16
Abstract: 判断从存储器101来的第1源数据是不是要用状态标志检测装置150进行运算的数据，作为状态标志保持其判断结果，用条件判断装置109判断其状态标志要进行运算的条件是否成立。根据该条件成立/不成立信息，控制装置110控制ALU100是否要进行运算。
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公开(公告)号：CN100334810C
公开(公告)日：2007-08-29
申请号：CN200410007394.X
申请日：1998-04-13
Applicant: 松下电器产业株式会社
CPC classification number: H04N5/602 , G10L21/04 , H04B1/665 , H04N21/4398
Abstract: 一种声象定位装置，包括：用于输出音频信号的信号源；信号分解器，用于把从信号源输出的音频信号划分解成分别用于两个信道的两个数字音频信号；第一信号处理器，用于接收这两个数字信号之一并对该数字信号进行处理，以便利用具有第一频率特性的一个滤波器定位一个虚拟声象；第一D/A转换器，用于将从该第一信号处理器输出的数字信号转换成模拟信号；第二D/A转换器，用于直接从信号分解器接收另一个数字信号而不必经过第一信号处理器处理，并把该信号转换成模拟信号；第一控制扬声器，用于把通过该第一D/A转换器得到的音频信号输出到第一预定的空间区域；和第二控制扬声器，用于把通过该第二D/A转换器得到的音频信号输出到第二预定的空间区域。
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公开(公告)号：CN1609808A
公开(公告)日：2005-04-27
申请号：CN200410085782.X
申请日：2004-10-22
Applicant: 松下电器产业株式会社
IPC: G06F9/455
CPC classification number: G06F17/5022
Abstract: 本发明提供一种用软件模拟处理器的动作的模拟器。该模拟器包括：进行输入命令的解析/处理的命令输入部件(111)；存储处理器的执行命令和数据的寄存器单元(100)；存储运算用数据的寄存器单元(101)；根据执行命令而访问存储器单元及寄存器单元的控制单元(102)；存储指定的资源信息和每个资源信息的R/W信息的资源信息存储部件(103)；将对控制单元中的存储器单元和寄存器单元的访问目的地及R/W类别与存储于资源信息存储部件中的资源信息及R/W信息进行比较，进行访问目的地是否由资源信息及R/W信息许可的资源访问分析的资源访问分析部件(104)。
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公开(公告)号：CN1173573C
公开(公告)日：2004-10-27
申请号：CN01143152.0
申请日：2001-06-01
Applicant: 松下电器产业株式会社
IPC: H04N7/24
CPC classification number: H04N19/895 , H04N19/42 , H04N19/61 , H04N19/89 , H04N19/91
Abstract: 本发明提供一种在图象压缩比特流的可变长码解码装置中因传送差错而引起的在比特流上发生了可变长码与同步语重叠的情况下，能够正确地检测发生了同步语或重叠的状态的可变长码解码装置。具有：在第一移位寄存器104中检测比特流的同步语的同步语检测部119、按存在于第一移位寄存器104内的同步语的开头向第二移位寄存器109移动的定时设定同步语的开头比特的位置并在以后进行更新的同步语位置管理部122、进行第二移位寄存器109的可变长码的解码处理同时取得可变长码的码长的可变长码解码部113、在第二移位寄存器109中根据可变长码的码长和同步语的开头比特位置检测同步语与可变长码的重叠的重叠检测部115。
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公开(公告)号：CN1147155C
公开(公告)日：2004-04-21
申请号：CN99802947.5
申请日：1999-12-14
Applicant: 松下电器产业株式会社
IPC: H04N7/30
CPC classification number: G06F17/147 , H04N19/122 , H04N19/60
Abstract: 本发明是对不同大小的块单位的图象数据进行DCT运算或者反DCT运算的至少一种运算的DCT运算装置。包括：位限制电路(102)，它把以每次一列或者每次一行输入的各像素数据以每次1位输出；第1蝶式运算电路(103)，它对位限制电路(102)的输出进行蝶式运算；ROM地址发生电路(104)，它根据第1蝶式运算电路(103)的输出，生成连续的ROM地址；RAC(105)，它从ROM(ROM0～ROM7)中读出与该ROM地址对应的数据在累加电路(51a～51h)中累加；第2蝶式运算电路(106)，它对RAC(105)的输出进行蝶式运算。
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公开(公告)号：CN1109992C
公开(公告)日：2003-05-28
申请号：CN99802424.4
申请日：1999-11-25
Applicant: 松下电器产业株式会社
IPC: G06F17/14
CPC classification number: G06F9/3885 , G06F9/30036 , G06F17/10 , G06T1/20
Abstract: 一种图象处理装置包括：通用运算电路(101)，该电路包括程序控制电路(103)、第1地址发生器(104)、第1数据存储器(105)、第1流水线运算电路(106)、第2地址发生器(113)、第2数据存储器(114)，以及第2流水线运算电路(112)，及专用运算电路(102)，该电路包括控制电路(115)、第1专用流水线运算电路(107)、第2专用流水线运算电路(108)、……、第N专用流水线运算电路110。这种处理器可以应用于各种各样的应用并在今后要迎来的IP(知识产权)化时代具有可以进一步发挥针对应用的灵活适应性的效果。
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公开(公告)号：CN1290455A
公开(公告)日：2001-04-04
申请号：CN99802947.5
申请日：1999-12-14
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/147 , H04N19/122 , H04N19/60
Abstract: 本发明是对不同大小的块单位的图象数据进行DCT运算或者反DCT运算的至少一种运算的DCT运算装置。包括:位限制电路(102),它把以每次一列或者每次一行输入的各像素数据以每次1位输出;第1蝶式运算电路(103),它对位限制电路(102)的输出进行蝶式运算;ROM地址发生电路(104),它根据第1蝶式运算电路(103)的输出,生成连续的ROM地址;RAC(105),它从ROM(ROM0～ROM7)中读出与该ROM地址对应的数据在累加电路(51a～51h)中累加;第2蝶式运算电路(106),它对RAC(105)的输出进行蝶式运算。
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公开(公告)号：CN1289422A
公开(公告)日：2001-03-28
申请号：CN99802424.4
申请日：1999-11-25
Applicant: 松下电器产业株式会社
IPC: G06F17/14
CPC classification number: G06F9/3885 , G06F9/30036 , G06F17/10 , G06T1/20
Abstract: 一种图象处理装置包括:通用运算电路(101),该电路包括程序控制电路(103)、第1地址发生器(104)、第1数据存储器(105)、第1流水线运算电路(106)、第2地址发生器(113)、第2数据存储器(114),以及第 2流水线运算电路(112),及专用运算电路(102),该电路包括控制电路(115)、第1专用流水线运算电路(107)、第2专用流水线运算电路(108)、……、第N专用流水线运算电路110。这种处理器可以应用于各种各样的应用并在今后要迎来的IP(知识产权)化时代具有可以进一步发挥针对应用的灵活适应性的效果。
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公开(公告)号：CN1205599A
公开(公告)日：1999-01-20
申请号：CN98103250.8
申请日：1998-05-15
Applicant: 松下电器产业株式会社
IPC: H04N7/26
CPC classification number: G10L21/055 , G10L19/00
Abstract: 本发明的压缩码译码设备包括:一个译码部分,用来接收压缩码信号块并进行译码;一个缓冲器部分,用来储存译码信号;一个再生时间获取部分,用来获取再生某一预定信号块的再生时间;一个输出部分,用来输出储存的译码信号;一个检测部分,用来检测预定的压缩码信号块是否已经被译码并输出;一个加法部分,产生一个同步时间;一个同步部分,用来将同步时间与当前时间进行比较;一个代码放弃部分;一个再生延迟部分。
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公开(公告)号：CN103002241A
公开(公告)日：2013-03-27
申请号：CN201210359163.X
申请日：2009-03-03
Applicant: 松下电器产业株式会社
CPC classification number: H04N21/44016 , H04N5/772 , H04N5/783 , H04N9/8042 , H04N9/8063 , H04N9/8227 , H04N19/12 , H04N19/436 , H04N19/61 , H04N21/23424
Abstract: 为了兼顾高图像质量和少处理量，视频编码器（900）包括对流（例如，图5的第2群中的第k记录运算输入流）中含有的连续的2个帧（帧1＋2、帧3＋4）中的一个帧（帧1＋2）进行编码的第2编码部（510）以及将另一个帧（帧3＋4）和所述一个帧相加的第2加法部（512），并通过一个帧和加法帧的编码来编码流。
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