独立处理多个指令流、软式控制各指令流的处理功能的多程序流程同时处理器

    公开(公告)号:CN1495605A

    公开(公告)日:2004-05-12

    申请号:CN03154888.1

    申请日:1997-08-27

    CPC classification number: G06F9/4843 G06F9/3009 G06F9/3822 G06F9/3851

    Abstract: 一种执行多个指令流的多程序流程同时处理器,包括:多个功能单元,执行指令;多个指令解码器,与各指令流对应地设置,解码各个指令,完成作为执行该指令的功能单元要求将解码指令发给该功能单元的指令发出要求;优先权存储器,存储各指令流的优先权,各优先权与其他指令流的优先权独立,并通过专用指令变更;自停止数据存储器,在各指令流中存储指令流处于执行状态还是处于停止状态的自停止数据;调解器,接收来自多个指令解码部分通知的指令发出要求,2个以上的指令发出要求同时指定一个功能单元的情况下,根据优先权存储器中存储的优先权,确定向该功能单元要发出的解码指令;停止器,根据所述自停止数据,停止与正处于停止状态的指令流相应的指令解码部分向调解器的指令发出要求的通知。

    图象解码装置
    23.
    发明公开

    公开(公告)号:CN1202675A

    公开(公告)日:1998-12-23

    申请号:CN98108764.7

    申请日:1998-03-25

    CPC classification number: H04N19/507 H04N19/61

    Abstract: 位流分解部111从位流中在每块取出编码块图形、编码量化DCT系数。解码部112把编码块图形解码为块图形,把编码量化DCT系数解码为运行长和有效系数值。反量化部115通过运行长和有效系数值产生正交变换系数。反离散余弦变换部116通过正交变换系数产生差分图象。解码控制部110在是跳跃的块时,对第1选择部118进行控制,以选择把第1常数产生部117输出的“常数0”作为要素的块。第1常数产生部117产生把“常数0”作为各要素的块。第1选择部118利用解码控制部110的控制,选择第1常数产生部117输出的“常数0”。图象存储部120存储已经还原的多个参照帧图象。图象还原部119使从图象存储部120内参照帧图象内读出的参照单位图象和解码的差分图象相加,新产生单位图象。

    外部设备访问装置
    28.
    发明公开

    公开(公告)号:CN101198940A

    公开(公告)日:2008-06-11

    申请号:CN200680021374.5

    申请日:2006-06-06

    CPC classification number: G06F13/385

    Abstract: 地址控制部(114)根据从主设备(101)的向外部设备(102)的写入请求,将来自主设备(101)的写入地址(150)和写入数据(151)分别存储到写入地址存储部(110)和写入数据存储部(111),并且将受理信号(155)输出到主设备,而且,对由写入地址指定的外部设备(102),写入该写入数据,在由主设备(101)将读出地址存储到读出地址存储部(112)时,从由该读出地址指定的外部设备(102)读出数据,并存储到读出数据存储部(113)。

    高速缓存控制器、高速缓存控制方法以及计算机系统

    公开(公告)号:CN1297905C

    公开(公告)日:2007-01-31

    申请号:CN200310120451.0

    申请日:2003-11-11

    CPC classification number: G06F12/0848

    Abstract: 在一个同时执行多个任务的计算机系统中,高速缓存控制器消除由于执行另一个任务而使一个任务的命中率下降的概率。区域管理单元管理与多个任务对应的高速缓冲存储器中的多个区域。地址接收单元从微处理器接收主存储器中的一个位置的地址,在该地址上存储有待存取以执行多个任务中的一个任务的数据。如果待存取的数据没有存储在高速缓冲存储器中,则高速缓存单元从主存储器中获取包括此数据的数据块,并将所获取的数据块存储到高速缓冲存储器中对应于所述任务的区域中。

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