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公开(公告)号：CN100524204C
公开(公告)日：2009-08-05
申请号：CN03160365.3
申请日：2003-09-25
Applicant: 松下电器产业株式会社
IPC: G06F9/38
CPC classification number: G06F9/30025 , G06F9/30014 , G06F9/30021 , G06F9/30036 , G06F9/30094 , G06F9/30145 , G06F9/3016 , G06F9/30167
Abstract: 本发明提供一种执行高性能SIMD运算的处理器等。其具备解码部(20)与运算部(40)等，一旦解码部(20)译码指令vcchk，则运算部(40)等判断条件标志寄存器CFR(32)的矢量条件标志VC0-VC3(110)是否全部为0，在全部为0的情况下，分别将条件标志寄存器CFR(32)的条件标志C4及C5设为1及0，在不全部为0的情况下，分别将条件标志C4及C5设为0及1。另外，在条件标志C0-C3中存储矢量条件标志VC0-VC3。
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公开(公告)号：CN101151600A
公开(公告)日：2008-03-26
申请号：CN200680010553.9
申请日：2006-02-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/12 , G06F12/0802 , G06F12/0893
Abstract: 本发明提供一种高速缓冲存储器系统，积极接收来自软件的控制进行处理，该高速缓冲存储器系统包括在处理器(1)和存储器(2)之间被设置的高速缓冲存储器(3)以及控制所述高速缓冲存储器的TAC(TransferandAttributeController)(4)，TAC(4)通过执行处理器(1)预先规定的命令，来接收示出高速缓冲数据的传送及属性操作和指定该操作对象的地址的指令，并向所述高速缓冲存储器请求操作，该操作是对所述地址的操作且是所述指令示出的操作。
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公开(公告)号：CN1269052C
公开(公告)日：2006-08-09
申请号：CN98117276.8
申请日：1998-06-16
Applicant: 松下电器产业株式会社
IPC: G06F15/00
CPC classification number: G06F9/324 , G06F9/30101 , G06F9/30167 , G06F9/322 , G06F9/3885 , G06F9/461
Abstract: 一种处理器，包括用于存储常量的常量寄存器36，用于对指令寄存器10中保存的指令的P0.0字段中所设置的格式码进行译码的格式译码器21，以及用于在格式译码器21译出应存在常量寄存器36中的常量被置于该指令中时，一边对常量寄存器中已存入的常量移位，一边将上述新的常量存入常量寄存器中的常量寄存器控制部件32。
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公开(公告)号：CN1521618A
公开(公告)日：2004-08-18
申请号：CN200410005379.1
申请日：1998-08-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/30058 , G06F8/447 , G06F9/30021 , G06F9/30072 , G06F9/30094 , G06F9/30145 , G06F9/30167 , G06F9/30181 , G06F9/3842
Abstract: 一种译码和执行指令列的处理器，其特征在于，包括：输入装置，用于输入由分配在该处理器的指令集中的指令构成的指令列；译码装置，可以对分配到所述指令集中的指令译码并对所述输入装置输入的指令列中的每一个指令逐一译码，条件标记，用于保持预定条件成立与否的判断结果；判断装置，在所述译码装置对第一条件译码时，判断该第一条件是否成立，并将该判断结果保持到所述条件标记中，在所述译码装置对第二条件译码时，判断该第二条件是否成立，并将该判断结果保持到所述条件标记中；执行装置，在所述译码装置对条件成立时执行指令所包含的操作代码进行译码的情况下，只有所述条件标记所保持的判断结果成立时，才执行该操作代码表示的操作。
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公开(公告)号：CN1497435A
公开(公告)日：2004-05-19
申请号：CN03160365.3
申请日：2003-09-25
Applicant: 松下电器产业株式会社
IPC: G06F9/38
CPC classification number: G06F9/30025 , G06F9/30014 , G06F9/30021 , G06F9/30036 , G06F9/30094 , G06F9/30145 , G06F9/3016 , G06F9/30167
Abstract: 本发明提供一种执行高性能SIMD运算的处理器等。其具备解码部(20)与运算部(40)等，一旦解码部(20)译码指令vcchk，则运算部(40)等判断条件标志寄存器CFR(32)的矢量条件标志VC0－VC3(110)是否全部为0，在全部为0的情况下，分别将条件标志寄存器CFR(32)的条件标志C4及C5设为1及0，在不全部为0的情况下，分别将条件标志C4及C5设为0及1。另外，在条件标志C0－C3中存储矢量条件标志VC0－VC3。
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Patent Agency Ranking
公开(公告)号：CN1219703A
公开(公告)日：1999-06-16
申请号：CN98120299.3
申请日：1998-08-28
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/30058 , G06F8/447 , G06F9/30021 , G06F9/30072 , G06F9/30094 , G06F9/30145 , G06F9/30167 , G06F9/30181 , G06F9/3842
Abstract: 一种处理器,设有:在第一条件与第二条件具有互相排他的关系时,当含有特定操作代码和第一条件的第一条件指令被分配到该处理器的指令集中时,含有上述特定操作代码和第二条件的第二条件指令则不被分配,用于保持执行结果的状态的保持装置;用于对第一条件指令进行译码的译码装置;用于根据上述状态以判断是否满足第一条件的判断装置;以及,在满足时执行操作的执行装置。
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公开(公告)号：CN101151600B
公开(公告)日：2012-02-22
申请号：CN200680010553.9
申请日：2006-02-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/12 , G06F12/0802 , G06F12/0893
Abstract: 本发明提供一种高速缓冲存储器系统，积极接收来自软件的控制进行处理，该高速缓冲存储器系统包括在处理器(1)和存储器(2)之间被设置的高速缓冲存储器(3)以及控制所述高速缓冲存储器的TAC(Transfer and Attribute Controller)(4)，TAC(4)通过执行处理器(1)预先规定的命令，来接收示出高速缓冲数据的传送及属性操作和指定该操作对象的地址的指令，并向所述高速缓冲存储器请求操作，该操作是对所述地址的操作且是所述指令示出的操作。
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公开(公告)号：CN100545819C
公开(公告)日：2009-09-30
申请号：CN200480034104.9
申请日：2004-11-02
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/126
Abstract: 本发明的高速缓冲存储器包括：C标志设置部(40)，对保持行数据的各个高速缓存项目，赋予表示在该高速缓存项目中以后是否不进行写入的清洁标志C；清洁处理部(39)，将被赋予表示不进行写入的清洁标志C、且设置有表示已被写入的脏标志D的高速缓存项目的行数据回写到内存。
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公开(公告)号：CN100429632C
公开(公告)日：2008-10-29
申请号：CN200480027074.9
申请日：2004-08-23
Applicant: 松下电器产业株式会社
CPC classification number: G06F12/127 , G06F12/124
Abstract: 本发明的高速缓冲存储器，具有：通路(0)～通路(3)，对每个高速缓冲项目存储表示有无访问的使用标志U；以及控制部，在命中时，将与该高速缓冲项目相对应的使用标志U更新为有访问，此时组内的其他全部的使用标志表示有访问的情况下，将组内的其他全部的使用标志复位为无访问，从与表示无访问的使用标志U相对应的高速缓冲项目中选择置换对象的高速缓冲项目。
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公开(公告)号：CN1246772C
公开(公告)日：2006-03-22
申请号：CN03138541.9
申请日：2003-06-03
Applicant: 松下电器产业株式会社
IPC: G06F9/30
CPC classification number: G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30145 , G06F9/30167 , G06F9/3885 , G06F9/3887 , G06F15/8015
Abstract: 提供一种执行对作为SIMD运算对象的操作数位置的约束少、弹性高的SIMD运算的处理器。具备解码部(20)和运算部(40)等，若解码部(20)译码命令[vxaddh Rc，Ra，Rb]，则算术逻辑、比较运算器(41)等(i)将寄存器Ra的上位16位与寄存器Rb的下位16位相加，将结果存储在寄存器Rc的上位16位中，同时，(ii)将寄存器Ra的下位16位与寄存器Rb的上位16位相加，将结果存储在寄存器Rc的下位16位中。
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