公开(公告)号：CN1629974A

公开(公告)日：2005-06-22

申请号：CN200410102196.1

申请日：2004-12-15

Applicant: 松下电器产业株式会社

Inventor： 寺田裕 ,  赤松宽范

IPC: G11C5/00 ,  G11C7/00 ,  H01L27/04

CPC classification number: G11C7/1006 ,  G11C7/10 ,  G11C2207/104 ,  H01L27/10897

Abstract: 一种存储电路(10)，包括：馈通输入端子(13)，用于输入与当读取和写入存储单元时要输入的信号不同的信号；中间缓冲电路(14)，设置在其中布置存储单元的区域之间，用于转发通过馈通输入端子(13)输入的信号；和馈通输出端子(15)，用于输出被中间缓冲电路(14)转发的信号。通过馈通布线(16，17)，来分别建立馈通输入端子(13)与中间缓冲电路(14)之间的连接以及中间缓冲电路(14)与馈通输出端子(15)之间的连接。馈通布线(16，17)不连接于在读取和写入存储单元时所使用的布线，也不连接于所述存储单元。

公开(公告)号：CN1571068A

公开(公告)日：2005-01-26

申请号：CN200410003822.1

申请日：2004-02-06

Applicant: 松下电器产业株式会社

Inventor： 里见胜治 ,  赤松宽范

IPC: G11C11/413

CPC classification number: G11C11/413

Abstract: 具备：具有驱动字线的驱动晶体管的字线驱动电路；在字线驱动电路的输出到达高电平后立即的时间，使字线驱动电路的驱动晶体管截止的电路；在驱动晶体管截止后的时间，使字线升压的字线升压电路。字线升压电路由一端连接到字线的耦合电容和输出端连接到耦合电容的另一端的电容驱动电路构成。电容驱动电路在使驱动晶体管成为截止的时间，使输出从低电平变化为高电平。耦合电容由与字线并行的布线构成。

公开(公告)号：CN1501407A

公开(公告)日：2004-06-02

申请号：CN200310118140.0

申请日：2003-11-13

Applicant: 松下电器产业株式会社

Inventor： 车田希总 ,  赤松宽范

IPC: G11C29/00

CPC classification number: G11C7/06 ,  G11C7/14 ,  G11C2207/065

Abstract: 提供一种能够提高产品的出产量的半导体存储装置。虚拟控制电路通过第一和第二虚拟字线而激活第一虚拟列和第二虚拟列，其中第一虚拟列包括在行方向上位于靠近行解码器的位置的多个虚拟单元，第二虚拟列包括在行方向上距离行解码器最远位置的多个虚拟单元，在第一虚拟列和第二虚拟列之间插入有多个存储单元。虚拟列选择器选择与第一虚拟列相连接的第一虚拟位线上的信号和与第二虚拟列相连接的第二虚拟位线上的信号中的一个，并将选择的信号输出到放大器控制电路。放大器控制电路根据来自虚拟列选择器的信号而产生关于放大器电路的放大器启动信号。

公开(公告)号：CN1423284A

公开(公告)日：2003-06-11

申请号：CN02151573.5

申请日：2002-11-20

Applicant: 松下电器产业株式会社

Inventor： 车田希聪 ,  赤松宽范

IPC: G11C11/34 ,  G11C11/4078

CPC classification number: G11C29/808 ,  G11C29/812

Abstract: 提供一种半导体集成电路,通过在多个SRAM宏中共享冗余存储器宏来提高面积效率和补救效率。多个存储器宏1A1、1A2分别具有连接于字线WL1－WL32和位线上的存储单元阵列1A－3、和将存储单元阵列的故障位线置换成相邻的正常位线和冗余位线BLA65并将故障信息输出给冗余信号线RA的冗余电路,冗余存储器宏2A具有连接于冗余字线和冗余位线上的冗余存储单元阵列；和接受冗余信号线的故障信息后,将对应于应补救存储器宏的字线连接到冗余字线上,并将对应于正常存储器宏的字线从冗余字线上断开的第一字线连接电路。

公开(公告)号：CN1292123A

公开(公告)日：2001-04-18

申请号：CN99803549.1

申请日：1999-03-12

Applicant: 松下电器产业株式会社

Inventor： 圆山敬史 ,  赤松宽范 ,  平田贵士

IPC: G06F13/16 ,  G06F13/36

CPC classification number: G06F13/4022 ,  G06F13/16

Abstract: 总线选择装置(3)与主芯片(1)单独设置。该总线选择装置(3)设置于实质上相对所述主芯片(1)和多个副芯片(2a～2c)等距离的位置上。所述主芯片(1)在发送接收命令或数据时,将表示所述多个芯片(1,2a～2c)之间的总线(B,Ba～Be)的连接信息信号输出给所述总线选择装置(3)。该总线选择装置(3)根据所述连接信息信号,对所述多个芯片之间的总线连接进行切换,进行选择。于是,所述多个芯片(1,2a～2c)之间的总线长度在各总线之间基本上相等,并且较短,可在多个芯片之间高速地传送数据。另外可减少主芯片所需要的管脚数量。