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公开(公告)号：CN113507424B
公开(公告)日：2023-11-21
申请号：CN202110717677.7
申请日：2021-06-28
Applicant: 中国电子科技集团公司第十四研究所
IPC: H04L47/50 , H04L47/12 , H04L49/506 , H04L49/55 , H04L45/745
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公开(公告)号：CN108923785B
公开(公告)日：2022-03-01
申请号：CN201810735646.2
申请日：2018-07-06
Applicant: 中国电子科技集团公司第十四研究所
Abstract: 本发明提供一种提高DDC后多通道合成信号信噪比的方法，包括以下步骤：对AD量化输出的数字信号进行对称修正，特别是将谷值量化数据(‑2n‑1)修正为(‑2n‑1+1)；对DDC处理中过程数据进行对称四舍五入截位和对称饱和截位处理，其中对称四舍五入截位处理将尾数为‑0.5的数据向下四舍五入，使得绝对值相同的数据经截位后的绝对值仍然相同，对称饱和截位处理将最小饱和值修正为与最大饱和值绝对值相同，符号相反。本发明能够提高DDC后多通道合成信号信噪比、镜像抑制比和SFDR，提高信号分辨率，增加信号传输距离，有效提高信号处理系统的性能指标。
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公开(公告)号：CN106803750B
公开(公告)日：2020-01-10
申请号：CN201710022449.1
申请日：2017-01-12
Applicant: 中国电子科技集团公司第十四研究所
IPC: H03H17/06
Abstract: 本发明公开一种多通道流水FIR滤波器，包括通道合并装置、零级滤波单元、若干个串联的通用滤波单元和通道拆分装置，M路输入数据经所述通道合并装置后合并为一路输出；零级滤波单元的一路输出信号进入缓冲移位器，经缓冲移位进入到第二乘法器，与第二系数存储单元的输出信号进行乘法运算，结果输出至乘法输出寄存器组，延迟后的信号与零级滤波单元的另一路输出信号经加法器进行相加，再输出到加法输出寄存器组；通道拆分装置，用于从串行的滤波信号中提取出并行的M路数据输出。本发明运算效率高,支持输入数据中断传输，级联方式简单，阶数易于扩展，通用性强。
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公开(公告)号：CN108923785A
公开(公告)日：2018-11-30
申请号：CN201810735646.2
申请日：2018-07-06
Applicant: 中国电子科技集团公司第十四研究所
Abstract: 本发明提供一种提高DDC后多通道合成信号信噪比的方法，包括以下步骤：对AD量化输出的数字信号进行对称修正，特别是将谷值量化数据(-2n-1)修正为(-2n-1+1)；对DDC处理中过程数据进行对称四舍五入截位和对称饱和截位处理，其中对称四舍五入截位处理将尾数为-0.5的数据向下四舍五入，使得绝对值相同的数据经截位后的绝对值仍然相同，对称饱和截位处理将最小饱和值修正为与最大饱和值绝对值相同，符号相反。本发明能够提高DDC后多通道合成信号信噪比、镜像抑制比和SFDR，提高信号分辨率，增加信号传输距离，有效提高信号处理系统的性能指标。
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公开(公告)号：CN111651380B
公开(公告)日：2023-08-18
申请号：CN202010553800.1
申请日：2020-06-17
Applicant: 中国电子科技集团公司第十四研究所
IPC: G06F12/1081 , G06F13/28 , G01S7/41
Abstract: 本发明克服了现有DBF系统参数加载技术中定制化、专用化等缺点，提供了一种基于描述符表的参数加载方法，通过软件定义描述符表序列，实现分布式参数的灵活加载，大幅提升了通用性和可扩展性，通过FPGA或芯片均可实现，能够广泛应用于各型雷达的DBF系统。
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Patent Agency Ranking
公开(公告)号：CN111782581A
公开(公告)日：2020-10-16
申请号：CN202010751505.7
申请日：2020-07-30
Applicant: 中国电子科技集团公司第十四研究所
IPC: G06F15/78
Abstract: 本发明公开了一种可重构信号处理运算单元，包括：控制模块，接收重构信息，根据重构信息选择数据通路，配置可重构运算电路模块的工作模式；可重构运算电路模块，根据输入数据根据进行数据的运算，得到运算结果；输出模块，用于将可重构运算电路模块的运算结果输出。本发明通过重构方式支持对FFT、FIR、相关、矩阵乘法、矩阵求逆等多种复杂信号处理算法的硬件加速，在提升性能的同时具有灵活性。
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公开(公告)号：CN111651380A
公开(公告)日：2020-09-11
申请号：CN202010553800.1
申请日：2020-06-17
Applicant: 中国电子科技集团公司第十四研究所
IPC: G06F12/1081 , G06F13/28 , G01S7/41
Abstract: 本发明克服了现有DBF系统参数加载技术中定制化、专用化等缺点，提供了一种基于描述符表的参数加载方法，通过软件定义描述符表序列，实现分布式参数的灵活加载，大幅提升了通用性和可扩展性，通过FPGA或芯片均可实现，能够广泛应用于各型雷达的DBF系统。
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公开(公告)号：CN113507424A
公开(公告)日：2021-10-15
申请号：CN202110717677.7
申请日：2021-06-28
Applicant: 中国电子科技集团公司第十四研究所
IPC: H04L12/863 , H04L12/801 , H04L12/931 , H04L12/939 , H04L12/741
Abstract: 本发明公开了一种FC引擎帧接收缓存管理机制，帧接收处理子模块通过AXI‑Stream接口从前端模块接收帧数据及其相关信息，实施接收帧写操作，写入数据至接收共享双端口RAM；接收共享双端口RAM缓存接收到的FC帧数据，分成若干个缓存块并流控；转发接收接口适配子模块实施接收帧读操作，从接收共享双端口RAM读出数据，通过AXI‑Stream接口向后端模块发送帧数据；本发明兼容直通和存储转发两种接收模式，将FC引擎接收的正常帧数据在查表后从106.25MHz转换成400MHz，准确地传给后端，设计了容错机制，不影响接收通道的正常运行和缓存到流控的管理，在后端发生异常堵塞时，保证FC引擎链路对连接的发送端形成适当的反压，在堵塞消除后自动恢复帧数据的接收。
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公开(公告)号：CN106803750A
公开(公告)日：2017-06-06
申请号：CN201710022449.1
申请日：2017-01-12
Applicant: 中国电子科技集团公司第十四研究所
IPC: H03H17/06
Abstract: 本发明公开一种多通道流水FIR滤波器，包括通道合并装置、零级滤波单元、若干个串联的通用滤波单元和通道拆分装置，M路输入数据经所述通道合并装置后合并为一路输出；零级滤波单元的一路输出信号进入缓冲移位器，经缓冲移位进入到第二乘法器，与第二系数存储单元的输出信号进行乘法运算，结果输出至乘法输出寄存器组，延迟后的信号与零级滤波单元的另一路输出信号经加法器进行相加，再输出到加法输出寄存器组；通道拆分装置，用于从串行的滤波信号中提取出并行的M路数据输出。本发明运算效率高,支持输入数据中断传输，级联方式简单，阶数易于扩展，通用性强。
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公开(公告)号：CN119829349A
公开(公告)日：2025-04-15
申请号：CN202411969209.9
申请日：2024-12-30
Applicant: 江苏华创微系统有限公司
IPC: G06F11/22 , G06F11/263
Abstract: 本发明公开了一种针对小型MCU芯片的自动化验证方法，包括如下步骤：S1、通过调用一个或多个DUAL_DUT，对MCU芯片的多个接口模块进行测试；S2、在normal_memory.rom文件中通过C语言编写主机程序和发送程序，再向DUT存储器中加载上述生成的normal_memory.rom文件；S3、根据主从功能和主机程序以及发送接收功能和发送程序，生成normal_memory.rom文件，并将normal_memory.rom文件载入每个DUAL_DUT存储器中，再通过tb_soc_top.v文件调用每个DUAL_DUT。本发明通过调用一个或多个DUAL_DUT，解决了小型MCU芯片由于PAD端口限制无法同时测试多个接口模块的问题，提高了小型MCU芯片的验证效率，缩短了芯片研发周期。
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