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公开(公告)号：CN112433773B
公开(公告)日：2021-11-30
申请号：CN202011465401.6
申请日：2020-12-14
Applicant: 清华大学
IPC: G06F9/4401
Abstract: 本发明提供了一种可重构处理器的配置信息记录方法及装置，该方法包括：采集可重构处理器的配置信息；采用预定义的配置信息格式，记录所述配置信息；其中，所述预定义的配置信息格式为满足预设长度要求的配置信息格式，包括配置信息长度的扩展位和多个配置信息编码的保留位。本发明可以对可重构处理器的配置信息格式进行描述，扩展性强，灵活性高。
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公开(公告)号：CN112486908A
公开(公告)日：2021-03-12
申请号：CN202011510855.0
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种层次化的多RPU多PEA的可重构处理器，包括：4个可重构处理器块RPU；其中，每个RPU包括：4个处理单元阵列PEA；其中，每个PEA包括：8×8个处理单元PE，以及与8×8个PE配合完成运算任务的处理单元阵列控制器、协处理器接口、配置控制器、数据控制器和数据共享存储器。本发明可以通过层次化的多RPU多PEA的粗粒度可重构阵列的结构，使得处理器的扩展变得简单，提升了灵活性，并降低了设计和控制的复杂度，能够间接地降低功耗，提升了性能。
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公开(公告)号：CN112486903A
公开(公告)日：2021-03-12
申请号：CN202011503241.X
申请日：2020-12-18
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构处理单元、可重构处理单元阵列及其运行方法，其中，该方法包括：在取配置的流水环节中，读取该可重构处理单元的配置信息；在译码和取数的流水环节中，对配置信息进行译码并根据所述配置信息读取数据；在执行的流水环节中，根据配置信息对读取的数据进行运算操作或访存操作；在写回的流水环节中，根据配置信息对数据进行存储器的写回操作，各流水环节并行运行。该方案可重构处理单元实现共四级流水环节，各流水环节并行运行，在执行的流水环节中实现了运算操作功能和访存操作功能并存且运算操作和访存操作分离式运行，使得实现了执行的流水环节更细的流水设计，有利于提高可重构处理单元阵列的计算能力和计算性能。
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公开(公告)号：CN112486245A
公开(公告)日：2021-03-12
申请号：CN202011491834.9
申请日：2020-12-17
Applicant: 清华大学
Abstract: 本发明实施例提供了一种可重构阵列时钟门控控制方法、装置、设备及介质，其中，该方法包括：将可重构阵列划分为输出端口、AXI总线和可重构处理单元三个区域，分别判断每个区域的运行情况；根据每个区域的运行情况，通过使能信号分别动态控制各个区域的时钟的开启或关闭。该方案提出了分层次、分区域控制时钟的方式，在降低功耗的同时，有利于提高时钟门控的灵活性，有利于降低时钟门控过程的复杂度。
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公开(公告)号：CN112486904B
公开(公告)日：2024-09-20
申请号：CN202011506065.5
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理单元阵列的寄存器堆设计方法及装置，其中，该方法包括：采用数据局部和全局共享结合、数据和配置信息分离存储的方式，对每个可重构处理单元阵列PEA的全局寄存器堆GR进行设计，其中，每个PEA包括：多个处理器单元PE；采用数据和配置信息分离存储的方式，对每个PE的局部寄存器堆LR进行设计。本发明通过层次化的寄存器文件设计，能够充分利用可重构处理器单元阵列中各个处理单元的资源，提升可重构处理器单元阵列的系统性能。
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Patent Agency Ranking
公开(公告)号：CN112486908B
公开(公告)日：2024-06-11
申请号：CN202011510855.0
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种层次化的多RPU多PEA的可重构处理器，包括：4个可重构处理器块RPU；其中，每个RPU包括：4个处理单元阵列PEA；其中，每个PEA包括：8×8个处理单元PE，以及与8×8个PE配合完成运算任务的处理单元阵列控制器、协处理器接口、配置控制器、数据控制器和数据共享存储器。本发明可以通过层次化的多RPU多PEA的粗粒度可重构阵列的结构，使得处理器的扩展变得简单，提升了灵活性，并降低了设计和控制的复杂度，能够间接地降低功耗，提升了性能。
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公开(公告)号：CN112540950B
公开(公告)日：2023-03-28
申请号：CN202011510860.1
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/177 , G06F15/167
Abstract: 本发明公开了一种基于配置信息共享存储的可重构处理器及其共享存储方法，其中该方法包括：处理单元阵列和配置信息共享存储模块；其中，处理单元阵列包括：多个处理器单元；配置信息共享存储模块包括：多个存储体，用于存储各个处理器单元的配置信息。本发明将原先设置于各个处理单元内部的配置存储器搬移到处理单元阵列之外，使得各个处理单元能够共享配置信息共享存储模块中各个存储体来存储配置信息，以便拥有较少配置信息的处理单元能够分担配置存储压力较大的处理单元的配置信息，大大提高了可重构处理器存储配置信息的空间利用率。
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公开(公告)号：CN112540888B
公开(公告)日：2022-08-12
申请号：CN202011510852.7
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F11/22
Abstract: 本发明公开了一种面向大规模可重构处理单元阵列的调试方法及装置，其中该方法包括：由可重构处理单元RPU将处理单元PE的调试任务信息，写入到处理单元阵列PEA协处理器接口的特殊功能寄存器中；通过PEA协处理器接口的特殊功能寄存器，将调试任务信息发送到目标PE的调试模块，其中，特殊功能寄存器为预先配置的与调试功能相关的寄存器，目标PE为PEA中待调试的PE；通过目标PE的调试模块执行调试任务，并将调试结果信息，通过PEA协处理器接口的特殊功能寄存器返回给RPU。本发明能够避免传统DFT对大规模可重构处理器阵列的调试，会急剧地增加电路面积的问题。
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公开(公告)号：CN112559053A
公开(公告)日：2021-03-26
申请号：CN202011518287.9
申请日：2020-12-21
Applicant: 清华大学
IPC: G06F9/38 , G06F15/177
Abstract: 本发明提供了一种可重构处理器数据同步处理方法及装置，涉及通信技术领域，该方法包括获取第一节点的第一运算时刻信息、可重构处理器各节点的运算周期信息和间隔周期信息；根据第一运算时刻信息、运算周期信息和间隔周期信息计算第一节点的多个后继节点的第二运算时刻信息；后继节点与第一节点存在直接或间接的依赖关系；根据第二运算时刻信息计算除第一节点和多个后继节点外的剩余节点的第三运算时刻信息；根据第一运算时刻信息、第二运算时刻信息和第三运算时刻信息控制可重构处理器同步处理待处理任务。本发明实施例提供了对于高并行流水任务面对存储资源有限导致的访存冲突的解决方案。
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公开(公告)号：CN112486907A
公开(公告)日：2021-03-12
申请号：CN202011510851.2
申请日：2020-12-18
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本发明公开了一种可重构处理器上多层循环任务的硬件实现方法，包括：配置CGRA上实现多层循环任务的顶层型配置信息和PE运算配置信息；将顶层型配置信息载入CGRA的处理单元阵列PEA，将PEA循环迭代次数存入全局寄存器，通过PEA的控制器和全局寄存器完成PEA层次循环任务；将顶层型配置信息载入CGRA的处理单元PE，将PE循环迭代次数存入局部寄存器，通过PE的控制器和局部寄存器完成PE层次循环任务；将PE运算配置信息中的迭代次数和迭代间隔存入全局寄存器或局部寄存器，基于PE的控制器完成PE中单条配置层次循环任务。本发明减少了从外部配置存储器读取配置信息的次数，从而提升了整个CGRA的运算性能。
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