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公开(公告)号：CN103383934A
公开(公告)日：2013-11-06
申请号：CN201310058729.X
申请日：2013-02-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/5226 , H01L21/76816 , H01L23/5283 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了用于半导体器件的互连结构。互连结构包括包含第一金属线的第一金属层。互连结构包括位于第一金属层上方的介电层。介电层包含电耦合至第一金属线的第一子通孔和电耦合至第一子通孔的第二子通孔。第二子通孔不同于第一子通孔。互连结构包括位于介电层上方的第二金属层。第二金属层包含电耦合至第二子通孔的第二金属线。没有其他金属层位于第一金属层和第二金属层之间。
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公开(公告)号：CN103268369A
公开(公告)日：2013-08-28
申请号：CN201310116486.0
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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公开(公告)号：CN102169517B
公开(公告)日：2013-08-28
申请号：CN201010232075.4
申请日：2010-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明是有关于一种集成电路(integrated circuit，IC)设计方法，包括下列步骤：提供一电路设计布局，其具有多个功能区块设置在彼此相距一距离处；在该电路设计布局中，在距离一功能区块一预定距离内，对一邻近虚拟区域确定一区域图案密度；根据该区域图案密度，对该邻近虚拟区域执行一邻近区域虚拟物插入；对该多个功能区块的其余至少部分功能区块，重复上述确定步骤和执行步骤；及根据一全域图案密度，对一非邻近虚拟区域实施一全域虚拟物插入。该方法能够确定是否非邻近虚拟区域符合全域图案密度要求。尤其是，包括功能区块、邻近区域(本地区域)、及非邻近虚拟区域的一区域的总体图案密度达到一均匀图案密度分布。
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公开(公告)号：CN102999656A
公开(公告)日：2013-03-27
申请号：CN201210320858.7
申请日：2012-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/12 , G06F2217/80 , Y02P90/265
Abstract: 本发明提供了用于基于目标的虚拟插入的集成电路方法。一种方法包括提供集成电路(IC)设计布局；以及提供用于仿真IC设计布局上的热效应的热模型，热模型包括光学仿真和硅校验。该方法还包括：提供热模型和IC设计布局的卷积以生成IC设计布局的热图像轮廓；限定用于在热图像轮廓中优化热均匀性的热目标；将热目标与热图像轮廓进行比较以确定差异数据；以及基于差异数据对IC设计布局执行热虚拟插入，以提供基于目标的IC设计布局。
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公开(公告)号：CN102208359A
公开(公告)日：2011-10-05
申请号：CN201110005232.2
申请日：2011-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/76 , H01L21/768 , H01L27/02 , G03F1/14 , G06F17/50
CPC classification number: G03F7/70466 , G03F1/70
Abstract: 本发明公开了一种制作半导体元件的方法与设备。此设备包含第一光罩与第二光罩。第一光罩上具有多个第一特征形成，且第一光罩具有第一全域图案密度。第二光罩上具有多个第二特征，且第二光罩具有第二全域图案密度。这些第一特征与第二特征共同定义出半导体元件的一层的一布局影像。第一全域图案密度与第二全域图案密度具有一预设比例。
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Patent Agency Ranking
公开(公告)号：CN101826453A
公开(公告)日：2010-09-08
申请号：CN201010113800.6
申请日：2010-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027
CPC classification number: B82Y40/00 , B82Y10/00 , G03F1/78 , H01J37/3174
Abstract: 用于电子束直写光刻的设计方法包括提供电子束直写(EBDW)系统。对晶片生成网格，其中，网格包括网格线。对晶片进行集成电路的布局，其中，集成电路中基本上没有灵敏部件横跨网格的网格线。使用EBDW系统对晶片执行EBDW。
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公开(公告)号：CN1790165A
公开(公告)日：2006-06-21
申请号：CN200510079341.3
申请日：2005-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 一种浸入式光学投影系统与集成电路晶片的制造方法。该浸入式光学投影系统包括：一末端镜片元件；一晶圆基座，用于握持一晶圆；一透明板，于该浸入式光学投影系统使用时座落于该末端镜片元件与该晶圆间。该透明板具有一镜片侧表面与一晶圆侧表面，该浸入式光学投影系统具有一镜片侧流体层，位于该末端镜片元件与该透明板的该镜片侧表面之间；以及该浸入式光学投影系统具有一晶圆侧流体层，位于该透明板的该晶圆侧表面与该晶圆之间。该晶圆侧流体层与该镜片侧流体层之间并无流通，且该镜片侧流体层可与该晶圆侧流体层相同或不同。本发明较少污染镜片，且仍保有一般浸入式系统的优点与功能。
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公开(公告)号：CN1223904C
公开(公告)日：2005-10-19
申请号：CN02106272.2
申请日：2002-04-08
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 本发明提供一种消除微影制程中线末端变短效应的方法，其步骤为：(1)曝光此感光层于第一罩幕下，其中将感光层所欲形成的图案上的每一条线或开口的末端往外延伸一第一延长部分所形成的图案，即为第一罩幕的图案；(2)曝光此感光层于第二罩幕下，其中第二罩幕的图案包含至少一开口，且当第一、第二罩幕重叠时，第一罩幕上的任一个第一延长部分以及此第一延长部分往外延伸的一第二延长部分刚好与第二罩幕的图案上的一个开口重叠，而第二罩幕的图案上的所有开口刚好只将第一罩幕上的所有第一延长部分以及第二延长部分覆盖住。所述第一延长部分以及第二延长部分的长度大于或等于感光层上的欲形成图案上的线或开口的末端因为光学近接效应所缩短的量。
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公开(公告)号：CN112578642B
公开(公告)日：2024-08-30
申请号：CN202010009130.7
申请日：2020-01-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F7/20
Abstract: 本公开涉及制造半导体器件的方法。在一种形成图案的方法中，在底层上方形成光致抗蚀剂层，将光致抗蚀剂层曝光于承载图案信息的光化辐射，对经曝光的光致抗蚀剂层进行显影以形成经显影的抗蚀剂图案，将定向蚀刻操作应用于经显影的抗蚀剂图案以形成经修整的抗蚀剂图案，以及使用经修整的抗蚀剂图案作为蚀刻掩模来对底层进行图案化。
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公开(公告)号：CN110648911B
公开(公告)日：2023-05-26
申请号：CN201910569880.7
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/311
Abstract: 本公开涉及制造半导体器件的方法。在一种形成在半导体衬底上方的下层中沿第一轴延伸的凹槽图案的方法中，在下层中形成第一开口，并且第一开口通过定向刻蚀沿第一轴延伸以形成凹槽图案。
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