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公开(公告)号：CN118409191A
公开(公告)日：2024-07-30
申请号：CN202410581057.9
申请日：2024-05-11
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明公开一种芯粒延迟故障测试电路及方法，属于测量、测试的技术领域。该电路包含绑定在芯粒每个输出引脚的数字转换输入单元C、绑定在输入引脚的时间数字转换输出单元、初始化模块和芯粒测试访问控制电路。所有数字转换单元串联形成TDC链，将待测TSV传播延时分割成连续小的时间间隔在TDC链上传播并转换为数字信号，观测是否存在延迟故障；芯粒测试访问控制电路控制测试路径的配置、测试模式的选择以及TDC链的移位、更新、捕获操作。本发明针对芯粒延迟故障测试需求，提出一种高精度的测试电路，该测试电路无需增加额外的测试端口且测试精度突破了门级延迟的限制。
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公开(公告)号：CN118098334A
公开(公告)日：2024-05-28
申请号：CN202410505070.6
申请日：2024-04-25
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G11C29/56
Abstract: 本发明属于集成电路领域，公开了一种RRAM的故障测试方法，对所有常规存储器的故障模型以及RRAM特有故障模型的故障原语进行分析，得到能够检测故障模型的测试序列；使用得到的测试序列在March‑C‑，March C*‑1T1R等算法基础上推导出能覆盖大部分常规存储器故障以及RRAM特有故障的March‑RAWR算法；以March‑RAWR算法为核心，构建一个适用于RRAM存储器的内建自测试MBIST电路；对RRAM存储器注入故障，并运行MBIST电路进行故障测试，记录故障单元地址。该方法提出的March RAWR算法故障覆盖率高达89.92%。该方法搭建的内建自测试电路结构简单，额外占用面积小。
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公开(公告)号：CN117828956B
公开(公告)日：2024-05-28
申请号：CN202410246785.4
申请日：2024-03-05
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G06F30/23 , G06F30/10 , G06F30/27 , G06F17/18 , G06F119/02 , G06F119/14
Abstract: 本发明公开了一种基于晶体塑性有限元模型的封装跌落可靠性预测方法，包括观察扫描电子显微镜下的微凸点细观结构，建立包含不同取向晶粒的晶体塑性有限元模型；调整微凸点尺寸、微凸点个数及排布方式，构建封装结构的有限元模型；对封装结构的有限元模型进行参数设置；针对最大应力应变位置的微凸点，采用均匀化方法得出微凸点的最大应力和应变；使用仿真软件，输入不同组载荷条件，输出对应的微凸点最大应力仿真云图，得到不同组焊点最大应力应变曲线；利用样本数据集对神经网络进行训练和测试，获得应力预测模型。本发明能够通过微观力学精准的拟出封装模型，并通过机器学习算法大大增加封装仿真计算速度。
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公开(公告)号：CN118012220A
公开(公告)日：2024-05-10
申请号：CN202410411938.6
申请日：2024-04-08
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G05F3/26
Abstract: 本发明涉及一种基于威尔逊电流镜的SiC MOSFET有源栅极驱动电路，基于电流提供电路（1）提供驱动电流，由第一镜像电流源控制开关电路（4）、第二镜像电流源控制开关电路（5）分别检测待测试SiC MOSFET U1的源极的电压，并控制相应第一旁路电流产生电路（2）、第二旁路电流产生电路（3）分别工作，进而对待测试SiC MOSFET U1实现驱动；设计方案在开通和关断过程中设计切入栅极驱动电路的旁路威尔逊电流镜，用于加快开关过程中的栅源电压（#imgabs0#）变化速度，从而在不影响漏源电压（#imgabs1#）、漏极电流（#imgabs2#）过冲的情况下加快开关速度，从而达到减小开关损耗的目的。
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公开(公告)号：CN117495705A
公开(公告)日：2024-02-02
申请号：CN202311511986.4
申请日：2023-11-14
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明公开了一种基于忆阻器的图像降噪方法，具体为：步骤1：基于忆阻器设计降噪支路；步骤2：如果图像为一维图像，则基于降噪支路构建一维图像的降噪电路，若图像为二维图像，则基于降噪支路搭建二维图像的降噪电路；步骤3：将图像的灰度值映射为输入电流，并导入相应的降噪电路中；步骤4：将降噪电路输出的电流映射还原为图像灰度值；步骤5：将步骤4中的灰度值做二值化后还原为图像，从而得到去噪后的图像。本发明所采用的降噪方法为忆阻器实现图像降噪方面的应用提供了一种新的思路。
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Patent Agency Ranking
公开(公告)号：CN115966596B
公开(公告)日：2023-06-16
申请号：CN202310234418.8
申请日：2023-03-13
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L29/06 , H01L29/423 , H01L21/336 , H01L29/78
Abstract: 本发明公开一种分离槽横向双扩散功率器件及其制造方法，属于基本电气元件的技术领域。该器件包括从下至上依次叠设的半导体衬底和有源区；有源区包括半导体漏区、半导体漂移区和半导体阱区，半导体阱区包含半导体源区和半导体体接触区；在半导体漂移区及栅极区域有源区刻蚀出分离槽及栅极凹槽，分离槽和栅极凹槽底部及四周填充高介电常数介质材料，随后使用二氧化硅将分离槽填满，分离槽及栅极凹槽的刻蚀、淀积均可同时进行；分离槽结构的漂移区纵向拓展电流传导区域并增加高介电常数介质调制面积，有效提高漂移区掺杂浓度；使用高介电常数介质材料制备的槽型栅MIS电容增大，电子积累层密度增大，在保证耐压不变的情况下降低器件导通电阻。
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公开(公告)号：CN115799260A
公开(公告)日：2023-03-14
申请号：CN202310046535.1
申请日：2023-01-31
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明公开一种负电容围栅纳米片晶体管结构CMOS反相器及其制造方法，属于基本电气元件的技术领域。负电容围栅纳米片结构CMOS反相器包括一个P型负电容围栅纳米片晶体管和一个N型负电容围栅纳米片晶体管。每个负电容围栅纳米片晶体管包括：衬底、有源区和环绕式栅极；有源区包括源漏和多层纳米片结构，纳米片由侧墙和内侧墙共同支撑。环绕式栅极由依次包围覆盖在纳米片外围的氧化层、铁电材料层和金属栅组成，从而产生负电容效应，该铁电材料层具有电压放大功能，可降低器件的亚阈值摆幅到60mV/decade以下。有效改善CMOS反相器的电压转移特性，进一步微缩CMOS反相器特征尺寸，提高器件集成度。
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公开(公告)号：CN115357949A
公开(公告)日：2022-11-18
申请号：CN202211299122.6
申请日：2022-10-24
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明属于硬件安全技术领域，公开了一种基于环形振荡器PUF的加密测试电路，包括密钥生成模块电路、测试向量输入与判决模块电路和安全扫描链电路；所述密钥生成模块电路产生密钥寄存在安全扫描链电路中；所述测试向量输入与判决模块电路判断输入的明文对汉明距离进行判断，输出判断信号为1或0，从而判断进入安全扫描链电路的为随机序列和正确的扫描测试向量的异或值或正确的扫描测试向量。本发明在解决电压影响的基础上减小PUF的面积以及功耗，生成密钥，并且对密钥进行进一步保护。
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公开(公告)号：CN111510079B
公开(公告)日：2022-10-04
申请号：CN202010298601.0
申请日：2020-04-16
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明公开了一种基于相关双采样的伪差分结构微弱电流积分电路，包括一个带输入共模反馈的电路的差分放大器A1、一个寄生等效电容Cp、一个哑电容Cdum、两个对称的输入共模反馈电容、两个对称的反馈电容、两个对称的自归零电容。本发明采用相关双采样电路将输入电流信号转换成保持电容上的电压，通过自归零电容存储放大器的失调和低频噪声信息。运用伪差分结构的电路来减少MOS开关工作时的电荷注入和时钟馈通效应。引入输入共模反馈电路来抑制放大器A1输入端的共模波动，减小因共模‑差模变换导致的误差。
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公开(公告)号：CN114578217B
公开(公告)日：2022-08-09
申请号：CN202210485039.1
申请日：2022-05-06
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明公开一种可控的Chiplet串行测试电路，属于半导体器件在制造或处理过程中的测试或测量的技术领域。该测试电路包括主控测试模块、从控测试模块、时钟控制模块、输出模块，主控测试模块由测试访问端口模块、段插入位模块、测试数据寄存器模块组成，通过主控测试模块生成测试控制信号，从控测试模块接收到测试控制信号后分别控制从控芯粒的测试输入信号。同时，测试控制信号输入至时钟控制模块，得到从控芯粒的时钟信号。测试输出模块的输出信号由测试控制信号确定。该测试电路利用外部测试端口直接控制多芯粒集成电路的内部测试信号，实现对芯粒测试选择以及最终测试输出，保证各芯粒测试的有效性及独立性。
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