公开(公告)号：CN100470736C

公开(公告)日：2009-03-18

申请号：CN200510082537.8

申请日：2005-07-07

Applicant: 精工爱普生株式会社

Inventor： 世良博 ,  江口司

IPC: H01L21/336 ,  G02F1/133

Abstract: 提供一种具有LDD或GOLD结构的半导体装置的制造工序的简化方法。本发明涉及一种半导体装置的制造方法，其中具有：使半导体层上与源侧高浓度区域和漏侧高浓度区域对应的抗蚀剂层的膜厚，比源侧低浓度区域、漏侧低浓度区域和沟道区域的膜厚形成得薄的的工序，和以抗蚀剂层作为掩模将半导体层蚀刻成所定形状，同时向半导体层注入杂质，形成源侧高浓度区域和漏侧高浓度区域的工序。

公开(公告)号：CN100454553C

公开(公告)日：2009-01-21

申请号：CN200510086066.8

申请日：2005-07-19

Applicant: 精工爱普生株式会社

Inventor： 江口司 ,  松本友孝 ,  藤田伸

IPC: H01L27/12 ,  H01L21/84 ,  H01L23/62

Abstract: 在具备基体及形成于该基体上的半导体膜的薄膜半导体装置中，在所述基体上设有内部电路(主电路部)(17)，保护电路部(18)、端子部(19)。在所述保护电路部(18)上，设有保护电路元件(181，182)，其具有所述半导体膜的PIN二极管，以及介于该PIN二极管的I层和绝缘膜对向配置的浮置电极。能够提供一种可构成可对内部电路良好保护免受浪涌电压影响的保护电路，对于因过大电压而被破坏时电路结构不产生故障，且具有优良的可靠性的电路元件的薄膜半导体装置。

公开(公告)号：CN1941404A

公开(公告)日：2007-04-04

申请号：CN200610154376.3

申请日：2006-09-26

Applicant: 精工爱普生株式会社

Inventor： 宫田崇 ,  江口司 ,  岩下贵弘

IPC: H01L27/32 ,  H01L21/82 ,  H05B33/26 ,  H05B33/10

CPC classification number: H01L51/5265 ,  H01L27/3213 ,  H01L51/5203 ,  H01L51/524

Abstract: 像素电极(25)，由配置了多个所述发光区域的电极部(25a)、和与布线(12)连接的连接部(25b)构成，第一单位元件(Ur)的像素电极(25)，层叠有与电极部(25a)以及连接部(25b)对应的电极层(51)、(52)、(53)而形成，第二单位元件(Ug)的像素电极(25)层叠有与电极部(25a)对应的电极层(52)、(53)、和与连接部(25b)对应的电极层(51)、(52)、(53)而形成，成为第二单位元件(Ug)的电极部(25a)中的电极层的层叠数比第一单位元件(Ur)的电极部(25a)中的电极层的层叠数更少的发光装置。由此提供一种得到稳定的电特性的发光装置及其制造方法。

公开(公告)号：CN1722389A

公开(公告)日：2006-01-18

申请号：CN200510082537.8

申请日：2005-07-07

Applicant: 精工爱普生株式会社

Inventor： 世良博 ,  江口司

IPC: H01L21/336 ,  G02F1/133

Abstract: 提供一种具有LDD或GOLD结构的半导体装置的制造工序的简化方法。本发明涉及一种半导体装置的制造方法，其中具有：使半导体层上与源侧高浓度区域和漏侧高浓度区域对应的抗蚀剂层的膜厚，比源侧低浓度区域、漏侧低浓度区域和沟道区域的膜厚形成得薄的的工序，和以抗蚀剂层作为掩模将半导体层蚀刻成所定形状，同时向半导体层注入杂质，形成源侧高浓度区域和漏侧高浓度区域的工序。

公开(公告)号：CN1229668C

公开(公告)日：2005-11-30

申请号：CN02123021.8

申请日：2002-06-12

Applicant: 精工爱普生株式会社

Inventor： 江口司 ,  藤川绅介 ,  小泽德郎

IPC: G02F1/13 ,  G01R31/28 ,  G02F1/1362

CPC classification number: G02F1/1345 ,  G02F1/1309 ,  G02F1/13452

Abstract: 本发明的课题是，对用作液晶器件等的TFT阵列基板等的基板装置，在不剥离外接的IC的情况下进行其电学检测。基板装置包括基板，在其上制作的周边电路，在基板上布设的第1布线，外加于基板上的、具有第1端子且该第1端子与在第1布线上设置的连接用部分相连接的外接的IC。另外，还包括以穿过基板上的区域中的与外接的集成电路相向的部分的方式从连接用部分引出的第2布线，以及在基板上的区域中的与外接的集成电路不相向的部分中、在第2布线上设置的第1外部电路连接端子。经该外部电路连接端子可以进行外接的IC的检测。

公开(公告)号：CN1532592A

公开(公告)日：2004-09-29

申请号：CN200410029646.9

申请日：2004-03-26

Applicant: 精工爱普生株式会社

Inventor： 江口司

IPC: G02F1/13 ,  G02F1/133 ,  G09G3/30 ,  G09G3/36

CPC classification number: H01L27/3248 ,  G02F1/13454 ,  H01L21/76816 ,  H01L21/76838 ,  H01L27/124 ,  H01L27/3276 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供即便是不变更设计规则，也可以实现使布线间距变窄等图形布局的高集成化的半导体器件和使用该半导体器件的电光装置以及电子设备。在半导体器件中，在基板(240)上按照第1导电膜(210)、在与该第1导电膜(210)平面看重叠的位置上形成了接触孔(221)的层间绝缘膜(220)、和通过接触孔(221)电连接到第1导电膜(210)上的第2导电膜(230)的顺序进行叠层。第1导电膜(210)被形成为平面看重叠到接触孔(221)全体上，而第2导电膜(230)则被形成为平面看重叠到接触孔(221)的一部分上，第1导电膜(210)和第2导电膜(230)，仅仅在接触孔(221)的底部(222)的一部分处接触。

公开(公告)号：CN2686095Y

公开(公告)日：2005-03-16

申请号：CN03246593.9

申请日：2003-05-20

Applicant: 精工爱普生株式会社

Inventor： 江口司

IPC: H01L23/52 ,  H01L21/768

CPC classification number: G02F1/13458 ,  G02F1/1345 ,  H01L27/14643 ,  H01L31/1055 ,  H01L31/107

Abstract: 提供具有可以避免可靠性的降低的问题，也可以应对高集成化的构造的连接部分的电光装置和半导体器件。本实用新型的连接部分1在上述第1绝缘膜9上形成的第1导电层2，和被形成为把上述第1导电层2覆盖起来的第2绝缘层11，和在上述第2绝缘层11上形成的第2导电层3，采用含有至少贯通上述第2绝缘层11和第1绝缘膜9的接触孔4，且上述第1导电层2和上述第2导电层3在上述接触孔的侧面的一部分或底面的一部分处进行接触的办法，使上这些布线电连起来。然后，至少在位于上述接触孔4的底面的区域上，设置具有对上述第1绝缘层9的刻蚀的耐性的刻蚀停止层6。