-
公开(公告)号：CN1925705A
公开(公告)日：2007-03-07
申请号：CN200610128090.8
申请日：2006-09-01
Applicant: 精工爱普生株式会社
IPC: H05B33/10
Abstract: 一种发光装置的制造方法及发光装置。该发光装置具有密封在基板(10)与密封体(32)之间的发光体(16)。该发光装置的制造方法包括：在基板(10)的表面上形成由发光材料构成的发光层(L)的工序；形成局部覆盖发光层(L)的密封体(32)的工序；和通过将密封体(32)作为掩模的等离子体处理除去发光层(L)中未被该密封体(32)覆盖的部分，来形成发光体(16)的工序。这样，能够有效地除去发光层的不要部分。
-
公开(公告)号：CN1540397A
公开(公告)日：2004-10-27
申请号：CN200410033873.9
申请日：2004-04-15
Applicant: 精工爱普生株式会社
Inventor： 世良博
CPC classification number: H01L29/78621 , H01L27/1214 , H01L29/42384 , H01L29/4908 , H01L29/66757
Abstract: 本发明的课题是提供可与栅电极的形状或LDD长度无关地高精度地控制LDD长度的薄膜半导体器件的制造方法。首先，在基板10A上依次形成预定的图形的半导体膜1、栅绝缘膜2、和锥形形状的栅电极3c，以栅电极3c为掩模在半导体膜1中注入低浓度的杂质。其次，在形成了栅电极3c的透光性基板10A上形成了由2种以上的绝缘膜构成的层叠绝缘膜后，进行全面刻蚀，形成层叠绝缘膜8x，使至少1层的绝缘膜成为其宽度比栅电极3c的宽度宽且比半导体膜1的宽度窄的预定的图形。其次，以层叠绝缘膜8x为掩模在半导体膜1中注入高浓度的杂质。
-
公开(公告)号：CN106102897A
公开(公告)日：2016-11-09
申请号：CN201580011824.1
申请日：2015-04-13
Applicant: 精工爱普生株式会社
Inventor： 世良博
CPC classification number: B01J14/00 , B01J19/0013 , B01J19/0093 , B01J2219/00056 , B01J2219/00135 , B01J2219/00786 , B01J2219/00853 , B01J2219/00873 , B01J2219/00889 , B01J2219/00952 , B01J2219/00988 , B81B1/00 , B81B2201/058 , B81B2203/0338 , G01M3/16 , G01N27/04 , G01N27/06
Abstract: 提供了一种能够检测流体从流路泄漏的化学合成装置、以及这样的化学合成装置的制造方法。本发明的化学合成装置的一个方式的特征在于，具有：基板，形成有用于将多个流体进行化学合成的流路；以及配线部，埋设于基板，通过配线部与流体接触，配线部的电阻值发生变化。
-
公开(公告)号：CN101441404A
公开(公告)日：2009-05-27
申请号：CN200810177618.X
申请日：2008-11-17
Applicant: 精工爱普生株式会社
IPC: G03F1/00 , H01L29/786 , H01L21/77
CPC classification number: G03F1/50
Abstract: 本发明提供可提高半导体元件的特性的光掩模、半导体装置及半导体装置的制造方法。半色调掩模(11)具有：掩模基材(12)；在掩模基材(12)上形成的、对来自曝光装置的曝光光的透过率进行调整的半透过膜(13)；和在半透过膜(13)上形成的、几乎完全遮住光的遮光膜(14)。遮光膜设置在与沟道区域相当的部分，并设置在与源极/漏极区域相当的半透过膜的周围。半导体装置的制造方法利用上述半色调掩模，将曝光光向抗蚀前体膜照射。然后，通过进行显影处理完成抗蚀膜(25)，该抗蚀膜具有：大致残留有曝光前的抗蚀前体膜的厚度的与遮光区域相当的部分(25a)、和残留有薄的抗蚀前体膜的与半透过区域相当的部分(25b)。
-
公开(公告)号：CN101599458A
公开(公告)日：2009-12-09
申请号：CN200910145588.9
申请日：2009-06-03
Applicant: 精工爱普生株式会社
Inventor： 世良博
IPC: H01L21/82 , H01L21/768 , H01L21/265
CPC classification number: H01L27/1288 , H01L27/1214 , H01L27/3262 , H01L29/78621
Abstract: 本发明提供一种半导体装置的制造方法。在以往的半导体装置的制造方法中，存在难以进一步效率化的课题。本发明的半导体装置的制造方法具有：在设置于第一基板(41)上的第一半导体层(51)的显示面侧，形成俯视下与第一半导体层(51)的一部分重叠的第一导电图案(107)的工序；第一注入工序，以第一导电图案为掩模向第一半导体层(51)注入杂质；缩小工序，在所述第一注入工序之后除去第一导电图案(107)的一部分，缩小作为第一导电图案(107)与第一半导体层(51)俯视下重叠的区域的第一重叠区域(113a)；和第二注入工序，在所述缩小工序后，以栅电极部(57)为掩模向第一半导体层(51)注入所述杂质。
-
Patent Agency Ranking
公开(公告)号：CN100471353C
公开(公告)日：2009-03-18
申请号：CN200610128090.8
申请日：2006-09-01
Applicant: 精工爱普生株式会社
IPC: H05B33/10
Abstract: 一种发光装置的制造方法及发光装置。该发光装置具有密封在基板(10)与密封体(32)之间的发光体(16)。该发光装置的制造方法包括：在基板(10)的表面上形成由发光材料构成的发光层(L)的工序；形成局部覆盖发光层(L)的密封体(32)的工序；和通过将密封体(32)作为掩模的等离子体处理除去发光层(L)中未被该密封体(32)覆盖的部分，来形成发光体(16)的工序。这样，能够有效地除去发光层的不要部分。
-
公开(公告)号：CN100470736C
公开(公告)日：2009-03-18
申请号：CN200510082537.8
申请日：2005-07-07
Applicant: 精工爱普生株式会社
IPC: H01L21/336 , G02F1/133
Abstract: 提供一种具有LDD或GOLD结构的半导体装置的制造工序的简化方法。本发明涉及一种半导体装置的制造方法，其中具有：使半导体层上与源侧高浓度区域和漏侧高浓度区域对应的抗蚀剂层的膜厚，比源侧低浓度区域、漏侧低浓度区域和沟道区域的膜厚形成得薄的的工序，和以抗蚀剂层作为掩模将半导体层蚀刻成所定形状，同时向半导体层注入杂质，形成源侧高浓度区域和漏侧高浓度区域的工序。
-
公开(公告)号：CN101256295A
公开(公告)日：2008-09-03
申请号：CN200810081393.8
申请日：2008-02-27
Applicant: 精工爱普生株式会社
Inventor： 世良博
CPC classification number: G06F3/044 , G02F1/13338 , G02F1/133555 , G02F1/13394 , G02F2001/13396
Abstract: 本发明提供一种具有触键功能且可靠性高的液晶装置。由于隔离物(151a)和(151b)具有互不相同的长宽比，例如在液晶装置随着温度降低发生收缩时，即便无法通过隔离物(151a)来维持基板间间隙，也可以通过隔离物(151b)来维持基板间间隙。因此，例如即便在根据环境温度液晶装置(1)发生收缩的情况下，可以通过具有互不相同的长宽比的隔离物(151a)和(151b)的任意来确保基板间间隙，由此可以提高液晶装置(1)的可靠性。
-
公开(公告)号：CN1722389A
公开(公告)日：2006-01-18
申请号：CN200510082537.8
申请日：2005-07-07
Applicant: 精工爱普生株式会社
IPC: H01L21/336 , G02F1/133
Abstract: 提供一种具有LDD或GOLD结构的半导体装置的制造工序的简化方法。本发明涉及一种半导体装置的制造方法，其中具有：使半导体层上与源侧高浓度区域和漏侧高浓度区域对应的抗蚀剂层的膜厚，比源侧低浓度区域、漏侧低浓度区域和沟道区域的膜厚形成得薄的的工序，和以抗蚀剂层作为掩模将半导体层蚀刻成所定形状，同时向半导体层注入杂质，形成源侧高浓度区域和漏侧高浓度区域的工序。
-
公开(公告)号：CN105261589A
公开(公告)日：2016-01-20
申请号：CN201510397652.8
申请日：2015-07-08
Applicant: 精工爱普生株式会社
Inventor： 世良博
IPC: H01L21/768 , H01L23/532
CPC classification number: H01L21/32135 , G02F2001/13685 , H01L21/32136 , H01L23/53219 , H01L23/53223 , H01L2924/0002 , H01L2924/00 , H01L21/76838 , H01L23/53209
Abstract: 本发明提供能抑制因钕成分的再附着而导致的异常形状的导电图案形成方法、半导体装置、以及电子设备。本发明的导电图案形成方法的一方式的特征在于，具有：在基材上形成铝钕合金膜的工序；在铝钕合金膜上形成具有铝钕合金膜的厚度的1/4倍以上的厚度的导电膜的工序；以及采用干法蚀刻对铝钕合金膜和导电膜进行图案化的工序。
-
-
-
-
-
-
-
-
-
Search Results
18
records
(took 0.032 seconds)
