公开(公告)号：CN106407496A

公开(公告)日：2017-02-15

申请号：CN201610615043.X

申请日：2016-07-29

Applicant: 三星电子株式会社

Inventor： 宋泰中 ,  白尚训 ,  赵成伟 ,  都桢湖 ,  梁箕容 ,  林辰永

IPC: G06F17/50 ,  H01L21/768

CPC classification number: G06F17/5077 ,  H01L27/0207 ,  H01L27/11807 ,  G06F17/5072 ,  G06F17/5081 ,  H01L21/76838

Abstract: 提供了一种设计半导体装置的布图的方法和制造半导体装置的方法。所述设计半导体装置的布图的方法包括：制造标准单元布图，包括在至少一个互连布图中安置初始管脚图案；执行布线步骤以使初始管脚图案连接到高水平互连布图；基于完成布线步骤时获得的接触信息在互连布图中产生管脚图案。管脚图案小于初始管脚图案。

公开(公告)号：CN103514314B

公开(公告)日：2016-12-21

申请号：CN201210378038.3

申请日：2012-10-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈皇宇 ,  欧宗桦 ,  谢艮轩 ,  许钦雄

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G06F17/5072 ,  G06F2217/12

Abstract: 一种方法，将代表位于IC层的区域的布局的任何奇数环中而不包括在该布局的任何其他奇数环中的电路图案的任何节点识别为独立节点。该层将使用至少三个光掩模图案化多个电路图案。该方法将离布局的任何奇数环中的任何其他独立节点的距离不小于阈值距离的任何独立节点识别为安全独立节点。如果布局中的电路图案包括不具有任何安全独立节点的任何奇数环，则修改布局，使得修改之后，每个奇数环都具有至少一个安全独立节点。本发明提供用于多重图案化集成电路的布局方法和系统。

公开(公告)号：CN106096087A

公开(公告)日：2016-11-09

申请号：CN201610373502.8

申请日：2016-05-31

Applicant: 上海华虹宏力半导体制造有限公司

Inventor： 陈华伦 ,  孔蔚然

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G06F17/5081 ,  H01L27/0207

Abstract: 本发明公开了一种占领图形填充方法，包括如下步骤：步骤一、根据图形数据占比率要求值和图形隔离规则确定占领图形的填充规则；步骤二、在版图中找出需要进行占领图形填充的空白区域；步骤三、按照占领图形的填充规则在版图的空白区域进行占领图形填充。本发明能实现占领图形的智能填充，使占领图形填充后的图形数据占比率无限逼近要求值。

公开(公告)号：CN103930979B

公开(公告)日：2016-10-19

申请号：CN201280055058.5

申请日：2012-10-03

Applicant: 国际商业机器公司

Inventor： S·E.·鲁斯 ,  A·K.·斯坦珀

IPC: H01L21/469

CPC classification number: H03H9/02007 ,  G06F17/5072 ,  H01L21/84 ,  H01L27/1203 ,  H03H3/02 ,  H03H9/1007 ,  H03H9/173 ,  H03H2001/0064 ,  H03H2003/027 ,  H03H2009/155

Abstract: 公开了采用CMOS工艺、制造方法和设计结构集成的体声波滤波器和/或体声波谐振器。所述方法包括形成至少一个包括非晶硅材料(29)的梁(44)并且在所述非晶硅梁上方并且与其相邻提供绝缘体材料(32)。该方法还包括形成穿过绝缘体材料的通孔(50)并且暴露非晶硅梁(44)下面的材料(25)。该方法还包括在通孔中和非晶硅梁上方提供牺牲材料(36)。该方法还包括在牺牲材料上和绝缘体材料上方提供盖子(38)。该方法还包括通过盖子(排放孔40)排放牺牲材料和下面材料，以分别在非晶硅梁之上形成上部空腔(42a)并且在非晶硅梁之下形成下部空腔(42b)。

公开(公告)号：CN106021707A

公开(公告)日：2016-10-12

申请号：CN201610327932.6

申请日：2016-05-17

Applicant: 上海华力微电子有限公司

Inventor： 朱忠华 ,  阚欢 ,  魏芳 ,  朱骏 ,  吕煜坤 ,  张旭升

IPC: G06F17/50

CPC classification number: G06F17/5072

Abstract: 本发明提供了一种函括格点边缘区域图形数据的版图特征参数提取方法，包括：对原始设计版图数据进行至少四次格点划分，而且，在格点划分的同时，将格点的所有边由图形内向外扩展，扩展后即形成了环状区域；区分格点内的图形与格点边缘图形；计算格点内的图形进行权重线宽、图形周长、图形密度，得到计算结果和影响因子定位；计算格点边缘区域的图形进行权重线宽、图形周长、图形密度，得到计算结果和影响因子定位；计算所有格点的几何特征参数值。

公开(公告)号：CN105975659A

公开(公告)日：2016-09-28

申请号：CN201610269154.X

申请日：2016-04-27

Applicant: 浪潮电子信息产业股份有限公司

Inventor： 李永翠 ,  武宁

IPC: G06F17/50

CPC classification number: G06F17/5009 ,  G06F17/5072

Abstract: 本发明提供了一种确定走线宽度的方法及一种PCB，该方法包括：预先确定过孔连接处走线的初始宽度，并根据该初始宽度确定相应的至少一个测试方案；通过执行每一个测试方案，获得与每一个测试方案相对应的测试结果，并根据每一个测试结果以确定过孔连接处走线的目标宽度。由于对过孔连接处走线的相关具体情况进行了分析测试，以根据测试结果来确定过孔连接处走线的宽度，故所确定出来的宽度较为适宜，有益于减少过孔传输对所传输信号的影响。因此，本方案能够降低过孔传输对所传输信号的完整性的不良影响。

公开(公告)号：CN105956239A

公开(公告)日：2016-09-21

申请号：CN201610259182.3

申请日：2016-04-25

Applicant: 惠州TCL移动通信有限公司

Inventor： 尹协邦

IPC: G06F17/50

CPC classification number: G06F17/5072

Abstract: 本发明公开一种电路设计中元器件的自动对齐方法及系统，方法包括步骤：A、选择一元器件作为目标对齐对象，并设定与所述目标对齐对象相关联的对齐要求，并设定一距离阈值范围；B、当需要调整作为待对齐对象的另一元器件时，若待对齐对象距离目标对齐对象在所述距离阈值范围之内，则自动将所述待对齐对象放置在符合上述设定的对齐要求的位置。本发明的对齐方法有助于在电路设计时元器件自动对齐，充分利用电路板空间，并且节省了调整元器件所花费的时间和人力成本，提高了电路设计效率。

公开(公告)号：CN105956215A

公开(公告)日：2016-09-21

申请号：CN201610224483.2

申请日：2016-04-12

Applicant: 沪士电子股份有限公司

Inventor： 琼迪克森

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G06F17/5081 ,  H05K2203/162

Abstract: 本发明涉及PCB制作领域，具体涉及应用径向流分析PCB三维质量位移方法，通过径向流分析方法分析PCB测试板的填孔能力A值、奶油层厚D值和拉力E值，得到板子难度FR与A值、D值、E值之间的关系。根据待设计的PCB板的各层的板子难度FR，选取满足条件的各层PCB材料.另通过3DMD的填胶模型分析和迭加受压程度分析判断PCB板的可靠性是否存在风险,如存在,则可以对各层PCB材料/图型设计进行适当修改直至通过填胶模型分析和迭加受压程度分析判断PCB板的可靠性不存在风险。

公开(公告)号：CN105787213A

公开(公告)日：2016-07-20

申请号：CN201610200745.1

申请日：2016-04-01

Applicant: 中国人民解放军国防科学技术大学

Inventor： 刘祥远 ,  陈跃跃 ,  刘必慰 ,  李振涛 ,  陈书明 ,  郭阳 ,  李寿萍 ,  胡春媚 ,  梁斌 ,  池雅庆 ,  陈建军

IPC: G06F17/50

CPC classification number: G06F17/5072

Abstract: 一种保持时间违反的修复方法，首先从静态时序分析的结果中获取存在保持时间违反的路径起点、终点和违反值；然后选择保持时间违反路径的终点作为修复单元的待插入节点，每次修复在待插入节点插入一个缓冲单元或延时单元，以减少插入修复单元对其他路径时序的影响；其三，在插入修复单元的节点附近查找单元摆放的物理位置，通过移动设计中原有单元的位置以释放出修复单元所需的空间，并设定目标函数使得移动单元的总代价最小，对原设计的扰动较小；其四，生成相应的修复逻辑、摆放单元、移动单元位置的工程变更命令；最后，对修改过逻辑的连接关系进行重新布线，然后抽取寄生参数，进行静态时序分析确认保持时间修复完全。

公开(公告)号：CN105760584A

公开(公告)日：2016-07-13

申请号：CN201610070045.5

申请日：2016-02-01

Applicant: 浪潮(北京)电子信息产业有限公司

Inventor： 赵亚民 ,  范晓丽

IPC: G06F17/50

CPC classification number: G06F17/5072

Abstract: 本发明公开了一种芯片的内部走线方法及系统，包括接收用户选择的芯片上的所有过孔；获取所有过孔的坐标以及任意相邻两个过孔之间的横向间距和纵向间距；在规则管理器物理规则中将线宽修改为第一预设数值；分别以每个过孔的坐标为中心，在除了表面层以外的走线层分别添加横边为横向间距、宽度为第二预设数值，纵边为纵向间距、宽度为第二预设数值的相互垂直的两个矩形物理区域，其中，两个矩形物理区域分别平行于芯片的横边和纵边；在所有的矩形物理区域中走线时将线的线宽设置为第一预设数值。本发明更好的保证了阻抗的连续性以及信号的传输，极大地减小了用户的工作量，提高了精度和效率。