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公开(公告)号：CN106874601A
公开(公告)日：2017-06-20
申请号：CN201710089815.5
申请日：2017-02-20
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F17/50
Abstract: 本发明实施例公开了一种扫描链重定序方法，应用于集成电路扫描测试技术领域。本发明实施例中，对构成扫描链的寄存器按照时钟树延迟由大到小进行排序，之后对排序进行分段、重组，对重组之后的扫描链进行链长计算、调整直至链长较短。本发明实施例能够将寄存器之间的时钟偏差考虑进来，可以在满足相邻寄存器之间的保持时间约束的情况下，尽量减少插入缓冲器的数目，可以减小扫描链占用的面积，缓解布线拥塞的问题，降低电路的整体功耗。对扫描链的测试时间和扫描覆盖率没有副作用，对设计的流程影响比较小。
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公开(公告)号：CN106847806A
公开(公告)日：2017-06-13
申请号：CN201710075416.3
申请日：2017-02-13
Applicant: 中国人民解放军国防科学技术大学
IPC: H01L27/02
CPC classification number: H01L27/0207
Abstract: 本发明实施例公开了一种集成电路设计方法，该方法包括围绕内核区域，设置第一IO单元区域和第二IO单元区域；确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置；确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置；围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域；规划封装阵列；规划重布线层的走线。本发明实施例提高了芯片的利用率。
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公开(公告)号：CN103294648B
公开(公告)日：2016-06-01
申请号：CN201310166411.3
申请日：2013-05-08
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F17/16
Abstract: 一种支持多MAC运算部件向量处理器的分块矩阵乘法向量化方法，流程为：（1）依据向量处理器的向量处理单元VPE的数量p、VPE中的MAC运算部件的数量m、向量存储器的容量s和矩阵元素的数据大小d，确定最优的子矩阵的块大小blocksize，确定乘数矩阵B的子矩阵的列数和行数以及确定被乘数矩阵A的子矩阵的行数与列数；（2）将向量存储器的容量s分为容量相等的两部分存储区域Buffer0和Buffer1，依次在Buffer0和Buffer1间以乒乓方式实现子矩阵的乘法，直到整个矩阵乘法计算完成。本发明具有实现简单、操作方便、可提高向量处理器并行性、能提高处理器运算效率等优点。
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公开(公告)号：CN105550119A
公开(公告)日：2016-05-04
申请号：CN201610063492.8
申请日：2016-01-29
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F11/36
CPC classification number: G06F11/3652 , G06F11/3656
Abstract: 本发明公开一种基于JTAG协议的仿真装置，包括并行总线接口、JTAG接口、JTAG仿真处理IP核以及接口转换单元，JTAG仿真处理IP核的一端通过并行总线接口、接口转换单元连接调试主机，另一端通过JTAG接口连接目标芯片，JTAG仿真处理IP核通过并行总线接口、接口转换单元接收调试主机的调试数据，转换为JTAG数据后通过JTAG接口输出至目标芯片，以及JTAG仿真处理IP核通过JTAG接口接收目标芯片的JTAG数据，转换为符合并行总线协议的数据，经并行总线接口、通信接口转换单元输出至调试主机。本发明具有结构简单、能够基于IP核实现JTAG仿真功能、仿真速度快且通用性及可扩展性能强的优点。
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Patent Agency Ranking
公开(公告)号：CN104601145B
公开(公告)日：2016-03-30
申请号：CN201510061574.4
申请日：2015-02-06
Applicant: 中国人民解放军国防科学技术大学
Abstract: 本发明公开了一种高速低功耗多阈值双边沿触发D型触发器，包括：低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；正沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；正沿触发锁存器对数据信号d进行锁存处理后输出信号qtp；负沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；负沿触发锁存器对数据信号d进行锁存处理后输出信号：qtn；低功耗输出控制电路，用来选择输出正沿触发锁存器或负沿触发锁存器的值。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
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公开(公告)号：CN105389157A
公开(公告)日：2016-03-09
申请号：CN201510717166.X
申请日：2015-10-29
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F7/537
CPC classification number: G06F7/537
Abstract: 本发明公开了一种基于Goldschmidt算法的浮点除法器，其包括：迭代初值产生器，用来生成除数尾数倒数的近似值，近似值精确到14位；Goldschmidt算法迭代模块，包括两个乘法器、一个加法器和一个迭代控制状态机；所述迭代控制状态机用来控制Goldschmidt算法迭代过程，通过调度3条连续的除法指令，填充乘法器流水站；规格化处理模块，用来进行浮点数例外判断、符号位、指数和尾数规格，规格化双精度浮点除法或者单精度浮点除法不同运算精度的商结果。本发明具有指令执行周期少、延迟小、结构简单、可行性好等优点。
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公开(公告)号：CN105093094A
公开(公告)日：2015-11-25
申请号：CN201510587213.3
申请日：2015-09-16
Applicant: 中国人民解放军国防科学技术大学
IPC: G01R31/28
Abstract: 本发明公开了一种芯片上电可靠性自动检测装置和检测方法，目的是解决现有技术存在的手动操作易造成失误、测量不准确、不适合做长时间、大强度上电检测等技术问题。本发明装置包括用于运行显控软件的PC机和用于芯片测试的测试板。PC机中安装有显控软件，测试板由串口芯片，FPGA，主控芯片，数控电源模块，A/D转换芯片，测试芯片插槽和与测试芯片匹配的插卡组成。进行芯片上电自动检测的方法是：PC机接收测试信息，显控软件将测试信息组装成数据帧并发送到串口芯片，测试板对被测芯片进行测试，由主控芯片的上电可靠性自动检测软件解析从FPGA传来的数据帧。采用本发明能提高测试结果的准确性，测试流程简单，操作简便。
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公开(公告)号：CN104636315A
公开(公告)日：2015-05-20
申请号：CN201510063817.8
申请日：2015-02-06
Applicant: 中国人民解放军国防科学技术大学
Abstract: 一种面向GPDSP的矩阵LU分解向量化计算的方法，其步骤为：S1：根据GPDSP的体系结构特征确定最佳的LU分解的矩阵规模N值；S2：DSP核通过DMA从片外DDR存储器将要处理的矩阵数据传输到片内共享存储阵列中；S3：DSP核按照列选主元方法，计算第i列的主元值以及对应的列元素序号值；S4：根据列li的列主元Pi以及对应的列元素序号值Vi对矩阵A内列主元Pi所在的行与列首元l[i]所在的行进行交换；S5：DSP核对列li按照公式li＝li/l[i]进行列消元计算，更新列li；S6：DSP核进行更新矩阵panel的计算；S7：判断i是否等于N-1，若不是，令i＝i+1，转步骤S3，若是转步骤S8；S8：计算完毕。本发明能充分利用DSP核向量处理阵列的强大并行计算、高带宽向量数据加载能力，显著提高DSP核计算访存比。
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公开(公告)号：CN104601145A
公开(公告)日：2015-05-06
申请号：CN201510061574.4
申请日：2015-02-06
Applicant: 中国人民解放军国防科学技术大学
Abstract: 本发明公开了一种高速低功耗多阈值双边沿触发D型触发器，包括：低功耗控制电路，用来接收低功耗控制输入信号slp，对低功耗控制输入信号slp进行缓冲处理后分别输出信号：sleep和nsleep；正沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；正沿触发锁存器对数据信号d进行锁存处理后输出信号qtp；负沿触发锁存器，用来接收数据信号d，正相时钟输入信号clk、反相时钟输入信号nclk以及信号sleep和nsleep；负沿触发锁存器对数据信号d进行锁存处理后输出信号：qtn；低功耗输出控制电路，用来选择输出正沿触发锁存器或负沿触发锁存器的值。本发明具有结构简单、可提高传输效率、降低静态漏电流和功耗等优点。
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