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公开(公告)号：CN110515588A
公开(公告)日：2019-11-29
申请号：CN201910818989.X
申请日：2019-08-30
Applicant: 上海寒武纪信息科技有限公司
Inventor： 不公告发明人
Abstract: 本申请提供一种乘法器、数据处理方法、芯片及电子设备，所述乘法器包括：正则有符号数编码电路，修正部分积获取电路，修正华莱士树组电路和累加电路，所述正则有符号数编码电路的输出端与所述修正部分积获取电路的输入端连接，所述修正部分积获取电路的输出端与所述修正华莱士树组电路的输入端连接，所述修正华莱士树组电路的输出端与所述累加电路的输入端连接，上述乘法器能够通过正则有符号数编码电路对接收到的数据进行正则有符号数编码，得到的有效部分积的数目较少，从而降低了乘法器实现乘法运算的复杂性。
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公开(公告)号：CN107977191A
公开(公告)日：2018-05-01
申请号：CN201610920203.1
申请日：2016-10-21
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供了一种低功耗并行乘法器，包括：部分积产生模块、部分积压缩模块以及跳跃进位加法器。其中，部分积产生模块包括Booth编码电路和解码电路，Booth编码电路将第一乘数的相邻的位值编码成目标参数，解码电路将第二乘数的位值与目标参数解码成部分积，该部分积产生模块将部分积数量减少了一半，极大地节省了乘法器电路的面积，提高了乘法器电路的运算速度。部分积压缩模块包括一位全加器以及求和电路，一位全加器根据部分积，输出进位的反相值，求和电路将部分积相加，生成两个权值不同的目标部分积，并将产生的目标部分积输出到下级压缩模块，极大地提高了压缩部分积的速度。跳跃进位加法器包括多个CSA模块，用于获取目标乘积。
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公开(公告)号：CN102279724B
公开(公告)日：2015-09-16
申请号：CN201110244084.X
申请日：2007-02-15
Applicant: 高通股份有限公司
Inventor： 拉吉夫·克里希纳穆尔蒂 , 克里斯托弗·爱德华·科布 , 威廉·C·安德森
CPC classification number: G06F7/5338 , G06F7/49994 , G06F7/5443
Abstract: 本发明涉及用于布斯乘法方法和系统的功率有效符号扩展。布斯乘法过程的功率有效符号扩展涉及在布斯乘法树中应用符号位。所述符号位允许布斯乘法过程执行符号扩展步骤。此进一步涉及使用符号位对所述布斯乘法树的预定部分乘积行执行1扩展以保留所述预定部分乘积行的正确符号。所述过程和系统通过在所述布斯乘法树中产生符号扩展位而解析所述符号位的信号值。所述符号扩展位位于进位输出列中以扩展所述布斯乘法过程的所述乘积。随后，所述方法和系统通过将进位输出值加到位于所述布斯乘法树的至少一预定列处的符号位而从所述布斯乘法树形成最终乘积。结果是使用所述符号有效地扩展所述最终乘积的总和分量且对所述最终乘积的进位分量进行零扩展。
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公开(公告)号：CN102270110B
公开(公告)日：2013-06-12
申请号：CN201110182611.9
申请日：2011-06-30
Applicant: 西安电子科技大学
IPC: G06F7/533
Abstract: 本发明公开了一种改进的基16Booth编码器，主要解决现有基16Booth编码器中关键路径长和面积大的问题。它包括倍数产生模块、编码位分离模块、译码模块、选择器阵列模块和部分积取反模块。倍数产生模块生成被乘数的各个倍数；编码位分离模块根据输入的5位编码位产生1位取反位和4位选择位；译码模块通过4位选择位输出相应的倍数选择信号；选择器阵列模块根据译码模块输出的选择信号选择相应的倍数；部分积取反模块根据取反位决定是否对选择器阵列模块输出的信号进行取反操作来得到最终的部分积。本发明有效的优化了编码器的关键路径，缩小了编码器的面积，可用于采用基16Booth算法实现的并行乘法器设计。
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公开(公告)号：CN101384990B
公开(公告)日：2012-09-19
申请号：CN200780005162.2
申请日：2007-02-15
Applicant: 高通股份有限公司
Inventor： 拉吉夫·克里希纳穆尔蒂 , 克里斯托弗·爱德华·科布 , 威廉·C·安德森
CPC classification number: G06F7/5338 , G06F7/49994 , G06F7/5443
Abstract: 本发明揭示用于数字信号处理器的设计和使用的技术，其包括处理通信(例如CDMA)系统中的发射。布斯乘法过程的功率有效符号扩展涉及在布斯乘法树中应用符号位。所述符号位允许布斯乘法过程执行符号扩展步骤。此进一步涉及使用符号位对所述布斯乘法树的预定部分乘积行执行1扩展以保留所述预定部分乘积行的正确符号。所述过程和系统通过在所述布斯乘法树中产生符号扩展位而解析所述符号位的信号值。所述符号扩展位位于进位输出列中以扩展所述布斯乘法过程的所述乘积。随后，所述方法和系统通过将所述进位输出值加到位于所述布斯乘法树的至少一预定列处的符号位而从所述布斯乘法树形成最终乘积。结果是使用所述符号有效地扩展所述最终乘积的总和分量且对所述最终乘积的进位分量进行零扩展。
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Patent Agency Ranking
公开(公告)号：CN101305344B
公开(公告)日：2010-06-23
申请号：CN200680041598.2
申请日：2006-10-24
Applicant: 松下电器产业株式会社
IPC: G06F7/533
CPC classification number: G06F7/533
Abstract: 本发明提供一种多输入编码加法器、数字滤波器、信号处理装置、合成装置、合成程序、以及合成程序记录介质。以往的乘数固定的多输入乘法加法器具有当输入数变多时部分积生成电路增加且加法块的级数也增加的课题。为了解决以往技术中的课题，构成为具备：多输入编码器(11)，由各自达成与乘法中的部分积生成相当的功能的多个编码器部(11a)构成，具有作为各编码器部的多位输出的多个输出；以及多输入加法器(12)，对上述多输入编码器(11)的多个输出进行相加。
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公开(公告)号：CN101384991A
公开(公告)日：2009-03-11
申请号：CN200780005739.X
申请日：2007-02-08
Applicant: 松下电器产业株式会社
Inventor： 永野孝一
IPC: G06F7/533
CPC classification number: G06F7/5324 , G06F7/5338
Abstract: 本发明提供一种乘法器、数字滤波器、信号处理装置、合成装置、合成程序和合成程序记录介质。用布斯编码器、部分积生成电路和加法电路构成的以往的2的补数乘法器在使其与无符号乘法运算对应的情况下，存在为了进行位扩展而使电路规模扩大这样的课题。本发明设为具备按照使用了布斯算法的第1符号化的法则对乘数的低位数位进行编码的第1布斯编码器(1)和按照使用了布斯算法的与上述第1符号化的法则不同的第2符号化的法则对乘数的最高位数位进行编码的第2布斯编码器(5)，对乘数的最高位数位使用与低位数位不同的布斯算法进行编码的结构。
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公开(公告)号：CN101305344A
公开(公告)日：2008-11-12
申请号：CN200680041598.2
申请日：2006-10-24
Applicant: 松下电器产业株式会社
IPC: G06F7/533
CPC classification number: G06F7/533
Abstract: 本发明提供一种多输入编码加法器、数字滤波器、信号处理装置、合成装置、合成程序、以及合成程序记录介质。以往的乘数固定的多输入乘法加法器具有当输入数变多时部分积生成电路增加且加法块的级数也增加的课题。为了解决以往技术中的课题，构成为具备：多输入编码器(11)，由各自达成与乘法中的部分积生成相当的功能的多个编码器部(11a)构成，具有作为各编码器部的多位输出的多个输出；以及多输入加法器(12)，对上述多输入编码器(11)的多个输出进行相加。
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公开(公告)号：CN101156130A
公开(公告)日：2008-04-02
申请号：CN200680010494.5
申请日：2006-03-23
Applicant: NXP股份有限公司
IPC: G06F7/533
CPC classification number: G06F7/5332
Abstract: 一种乘法器能够使输入数据值与CSD形式的所选常数值相乘。所选常数值具有多个位对，并且该乘法器包括多路复用器，每个多路复用器由所选常数值的相应的位对所控制。每个多路复用器都具有多个输入，连接每个多路复用器以接收输入数据值、输入数据值的负数、以及所述输入上的所有零值，并根据所选常数值的相应的位对的值来控制每个多路复用器以便输出输入数据值、输入数据值的负数、或者所有零值。连接每个可变移位块以接收来自所述多路复用器的相应一个的输入，并且根据所选常数值的相应的位对的值，对每个可变移位块进行适配以便将所接收到的输入移位第一位移值或第二位移值，其中，第一位移值和第二位移值相差1。该乘法器还包括组合电路，用于接收来自多个移位块的输出，以及用于对来自多个移位块的输出进行组合，并采用另外的位移以形成等于输入数据值与所选常数值相乘的结果的输出值。
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公开(公告)号：CN101010665A
公开(公告)日：2007-08-01
申请号：CN200580028748.1
申请日：2005-07-13
Applicant: 松下电器产业株式会社
IPC: G06F7/533
CPC classification number: G06F7/49921 , G06F7/5338
Abstract: 本发明提供一种乘法装置，求出作为以二进制补码表示的定点数的被乘数与作为以二进制补码表示的定点数的乘数进行乘法运算的积，包括：编码部，基于二阶布斯算法对上述乘数进行编码，输出所取得的多个编码结果；溢出检测部，在上述被乘数与上述乘数同为负的最大值时，检测出溢出发生；以及部分积生成部，生成并输出上述被乘数与上述多个编码结果的每一个之间的多个部分积，和与上述多个部分积的每一个对应的多个修正项。部分积生成部，在溢出检测部检测出溢出的发生时，将上述多个部分积和上述多个修正项中的任一者修正来进行输出，以使乘法运算结果成为正的最大值。
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