公开(公告)号：CN102270110A

公开(公告)日：2011-12-07

申请号：CN201110182611.9

申请日：2011-06-30

Applicant: 西安电子科技大学

Inventor： 叶强 ,  来新泉 ,  王学德 ,  田磊 ,  刘晨

IPC: G06F7/533

Abstract: 本发明公开了一种改进的基16Booth编码器，主要解决现有基16Booth编码器中关键路径长和面积大的问题。它包括倍数产生模块、编码位分离模块、译码模块、选择器阵列模块和部分积取反模块。倍数产生模块生成被乘数的各个倍数；编码位分离模块根据输入的5位编码位产生1位取反位和4位选择位；译码模块通过4位选择位输出相应的倍数选择信号；选择器阵列模块根据译码模块输出的选择信号选择相应的倍数；部分积取反模块根据取反位决定是否对选择器阵列模块输出的信号进行取反操作来得到最终的部分积。本发明有效的优化了编码器的关键路径，缩小了编码器的面积，可用于采用基16Booth算法实现的并行乘法器设计。

公开(公告)号：CN102270110B

公开(公告)日：2013-06-12

申请号：CN201110182611.9

申请日：2011-06-30

Applicant: 西安电子科技大学

Inventor： 叶强 ,  来新泉 ,  王学德 ,  田磊 ,  刘晨

IPC: G06F7/533

Abstract: 本发明公开了一种改进的基16Booth编码器，主要解决现有基16Booth编码器中关键路径长和面积大的问题。它包括倍数产生模块、编码位分离模块、译码模块、选择器阵列模块和部分积取反模块。倍数产生模块生成被乘数的各个倍数；编码位分离模块根据输入的5位编码位产生1位取反位和4位选择位；译码模块通过4位选择位输出相应的倍数选择信号；选择器阵列模块根据译码模块输出的选择信号选择相应的倍数；部分积取反模块根据取反位决定是否对选择器阵列模块输出的信号进行取反操作来得到最终的部分积。本发明有效的优化了编码器的关键路径，缩小了编码器的面积，可用于采用基16Booth算法实现的并行乘法器设计。