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公开(公告)号：CN101341583B
公开(公告)日：2011-12-14
申请号：CN200680044431.1
申请日：2006-11-17
Applicant: 英特尔公司
IPC: H01L21/314 , H01L29/51 , H01L21/28
CPC classification number: H01L21/314 , H01L21/02178 , H01L21/02181 , H01L21/0228 , H01L21/28008 , H01L21/3141 , H01L21/31616 , H01L21/31645 , H01L29/2003 , H01L29/495 , H01L29/513 , H01L29/517 , H01L29/66462 , H01L29/7784
Abstract: 本发明描述了III-V族半导体器件及制造方法。通过硫族化物区域将高k电介质与限制区域对接。
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公开(公告)号：CN100550350C
公开(公告)日：2009-10-14
申请号：CN200480039412.0
申请日：2004-12-22
Applicant: 英特尔公司
IPC: H01L21/8238
CPC classification number: H01L21/28097 , H01L21/823835 , H01L21/823842 , H01L27/1203 , H01L29/4975 , H01L29/66545 , Y10S438/926
Abstract: 描述了一种半导体器件以及形成它的方法。该半导体器件包括形成在衬底的第一部分上的金属NMOS栅电极和形成在衬底的第二部分上的硅化物PMOS栅电极。
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公开(公告)号：CN117597785A
公开(公告)日：2024-02-23
申请号：CN202280045170.4
申请日：2022-11-22
Applicant: 英特尔公司
IPC: H01L29/45 , H01L27/092 , H01L29/06 , H01L29/786 , H01L29/417
Abstract: 论述了与n型和p型源极和漏极半导体的选择性金属接触部相关的互补金属‑氧化物‑半导体(CMOS)器件和方法。在n型和p型源极/漏极上沉积p型金属。p型金属被从n型源极/漏极选择性去除，但保留在与n型源极/漏极相邻的电介质材料上。在n型源极/漏极上沉积n型金属，而保留的p型金属密封电介质材料以保护n型金属免受污染。然后使用另一种p型金属密封n型金属。接触部填充材料接触所得的源极和漏极接触部堆叠体。
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公开(公告)号：CN116259654A
公开(公告)日：2023-06-13
申请号：CN202211389785.7
申请日：2022-11-08
Applicant: 英特尔公司
IPC: H01L29/45 , H01L29/78 , H10B12/00 , H01L21/336
Abstract: 本文描述的是带有具有阻挡区的源极和漏极(S/D)接触部的集成电路装置。S/D接触部将电流传导到半导体装置并且从半导体装置传导电流，例如，传导到晶体管的源极区和漏极区。阻挡区形成在S/D区和内部导电结构之间，并且降低了在S/D区和接触部之间的肖特基势垒高度。阻挡区可以包括一个或多个碳层以及一个或多个金属层。金属层可以包括铌、钽、铝或钛。
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公开(公告)号：CN115863430A
公开(公告)日：2023-03-28
申请号：CN202211019872.3
申请日：2022-08-24
Applicant: 英特尔公司
Inventor： A·V·佩努马季哈 , S·阿塔纳索夫 , S·H·宋 , R·拉马穆尔蒂 , I-C·邓 , U·E·阿维奇 , M·V·梅茨 , J·T·卡瓦列罗斯 , C-C·林 , K·奥乌兹
IPC: H01L29/78 , H01L21/285 , H01L21/336
Abstract: 本文公开的实施例包括晶体管器件和形成此类器件的方法。在实施例中，一种晶体管器件包括：第一沟道，其中，所述第一沟道包括半导体材料；以及位于第一沟道上方的第二沟道，其中，所述第二沟道包括所述半导体材料。在实施例中，第一间隔体位于所述第一沟道和所述第二沟道之间，并且第二间隔体位于所述第一沟道和所述第二沟道之间。在实施例中，第一栅极电介质位于第一沟道的朝向第二沟道的表面之上，并且第二栅极电介质位于第二沟道的朝向第一沟道的表面之上。在实施例中，第一栅极电介质与第二栅极电介质在物理上隔开。
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Patent Agency Ranking
公开(公告)号：CN107004631B
公开(公告)日：2021-07-06
申请号：CN201480083605.X
申请日：2014-12-24
Applicant: 英特尔公司
Inventor： S·K·加德纳 , W·拉赫马迪 , M·V·梅茨 , G·杜威 , J·T·卡瓦列罗斯 , C·S·莫哈帕特拉 , A·S·默西 , N·M·拉哈尔-乌拉比 , N·M·泽利克 , T·加尼
IPC: H01L21/762 , H01L21/336 , H01L29/78
Abstract: 本发明的实施例包括纳米线和纳米带晶体管以及形成这样的晶体管的方法。根据实施例，用于形成微电子器件的方法可以包括在沟槽内形成多层叠置体，所述沟槽形成在浅沟槽隔离(STI)层中。多层叠置体可以至少包括沟道层、形成在所述沟道层下方的释放层、以及形成在所述沟道层下方的缓冲层。可以使所述STI层凹陷以使所述STI层的顶表面位于所述释放层的顶表面下方。暴露的释放层通过相对于所述沟道层选择性地蚀刻掉所述释放层而形成在所述沟道层下方。
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公开(公告)号：CN107430989B
公开(公告)日：2021-03-12
申请号：CN201480083487.2
申请日：2014-12-23
Applicant: 英特尔公司
Abstract: 说明了包括包括第一III‑V族化合物半导体的子鳍状物和包括第二III‑V族化合物半导体的沟道的半导体器件。在一些实施例中，半导体器件包括包括由至少两个沟槽侧壁限定的沟槽的衬底，其中，第一III‑V族化合物半导体沉积在沟槽内的衬底上，第二III‑V族化合物半导体在第一层III‑V族化合物半导体上外延生长。在一些实施例中，第一III‑V族化合物半导体和第二III‑V族化合物半导体之间的导带偏移大于或等于约0.3电子伏特。还说明了制造这种半导体器件的方法和包括这种半导体器件的计算设备。
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公开(公告)号：CN107004713B
公开(公告)日：2021-02-09
申请号：CN201480083614.9
申请日：2014-12-24
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
Abstract: 实施例包括微电子器件，其包括：衬底，其包括凸起部分和非凸起部分，其中，电介质材料设置为与所述凸起部分相邻；外延子鳍状物结构，其设置在所述凸起部分上，其中，所述外延子鳍状物结构的底部部分包括非对称外形；以及设置在所述子鳍状物结构上的外延鳍状物器件结构。本文中描述了其它实施例。
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公开(公告)号：CN106030758B
公开(公告)日：2020-07-17
申请号：CN201480076366.5
申请日：2014-03-28
Applicant: 英特尔公司
Abstract: 实施例包括基于III‑V材料的器件，其包括：在硅衬底上的基于第一III‑V材料的缓冲层；在基于第一III‑V材料的缓冲层上的基于第二III‑V材料的缓冲层，第二III‑V材料包括铝；以及在基于第二III‑V材料的缓冲层上的基于III‑V材料的器件沟道层。另一实施例包括上面的主题，并且基于第一III‑V材料的缓冲层和基于第二III‑V材料的缓冲层均具有等于基于III‑V材料的器件沟道层的晶格参数。本文中包括其它实施例。
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公开(公告)号：CN111344869A
公开(公告)日：2020-06-26
申请号：CN201880062548.5
申请日：2018-01-05
Applicant: 英特尔公司
IPC: H01L29/78 , H01L29/66 , H01L29/423 , H01L29/06 , H01L29/41
Abstract: 实施例包括第一纳米线晶体管，其具有第一源极和第一漏极以及位于二者之间的第一沟道，其中，第一沟道包括第一III-V族合金。第一栅极叠层在第一沟道周围，其中：第一栅极叠层的一部分在第一沟道和衬底之间。第一栅极叠层包括与栅电介质接触的栅电极金属。第二纳米线晶体管在衬底上，其具有第二源极和第二漏极以及位于二者之间的第二沟道，第二沟道包括第二III-V族合金。第二栅极叠层在第二沟道周围，其中，居间材料在第二栅极叠层与衬底之间，居间材料包括第三III-V族合金。第二栅极叠层包括与栅电介质接触的栅电极金属。
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