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公开(公告)号：CN110323268B
公开(公告)日：2023-01-03
申请号：CN201910574857.7
申请日：2013-06-28
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/20 , H01L29/205 , H01L29/78 , H01L21/02 , H01L21/336 , H01L21/335
Abstract: 第一基于III‑V族材料的缓冲层被沉积在硅衬底上。第二基于III‑V族材料的缓冲层被沉积到第一基于III‑V族材料的缓冲层上。基于III‑V族材料的器件沟道层被沉积在第二基于III‑V族材料的缓冲层上。
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公开(公告)号：CN107660310B
公开(公告)日：2022-03-08
申请号：CN201580080303.1
申请日：2015-06-26
Applicant: 英特尔公司
IPC: H01L27/092 , H01L29/78 , H01L21/8258
Abstract: 非硅鳍状物结构从衬底的阱凹陷中的晶体异质外延阱材料延伸。III‑V鳍式FET可以形成于阱凹陷内的鳍状物结构上，而IV族鳍式FET形成于衬底的与阱凹陷相邻的区域中。阱材料可以被围绕穿过隔离材料的柱的非晶隔离材料与衬底电隔离，柱将阱材料耦合到衬底的晶种表面并捕获晶体生长缺陷。可以通过横向外延过生长在阱隔离材料之上扩展柱，并利用高质量的单晶填充阱凹陷。可以使阱材料与相邻衬底区域平面化。可以从阱材料制造n型鳍状物结构，接着从衬底或第二外延阱制造p型鳍状物结构。
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公开(公告)号：CN107667433B
公开(公告)日：2021-08-17
申请号：CN201580080235.9
申请日：2015-06-23
Applicant: 英特尔公司
IPC: H01L29/10 , H01L29/12 , H01L29/775 , H01L29/78 , H01L21/336
Abstract: 公开了用于形成具有通过含铝层与子鳍状物电隔离的富铟沟道区的高移动性NMOS基于鳍状物的晶体管的技术。含铝层可以设置在包括富铟沟道区的含铟层内，或可以设置在含铟层与子鳍状物之间。含铟层的铟浓度可以从含铝阻挡层附近的贫铟浓度渐变到富铟沟道层处的富铟浓度。根据一些示例性实施例，富铟沟道层在鳍状物的顶部处或在其它情况下处于附近。渐变可以是有意的和/或由于富铟沟道层和含铝阻挡层对界面处的原子的再组织的影响。根据本公开内容将认识到很多变化和实施例。
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公开(公告)号：CN108292673A
公开(公告)日：2018-07-17
申请号：CN201580084790.9
申请日：2015-12-24
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/1083 , H01L29/0653 , H01L29/0847 , H01L29/205 , H01L29/66522 , H01L29/66545 , H01L29/66795 , H01L29/78 , H01L29/785 , H01L29/7851
Abstract: 本公开的实施例描述了一种半导体多栅极晶体管，所述晶体管具有从衬底延伸并包括子鳍状物区和有源区的半导体鳍状物。子鳍状物区可以包括栅极下方的电介质材料区以提供改进的隔离。可以通过利用电介质材料区替换栅极下方的子鳍状物区的部分，接着制造替换栅极结构，来形成电介质材料区。子鳍状物区可以由各种组合和浓度的III-V族半导体材料构成。有源区可以由不同的III-V族半导体材料构成。电介质材料区可以由非晶硅构成。可以描述和/或主张其它实施例。
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Patent Agency Ranking
公开(公告)号：CN107667433A
公开(公告)日：2018-02-06
申请号：CN201580080235.9
申请日：2015-06-23
Applicant: 英特尔公司
IPC: H01L29/10 , H01L29/12 , H01L29/775 , H01L29/78 , H01L21/336
CPC classification number: H01L29/785 , H01L27/0886 , H01L29/1054 , H01L29/125 , H01L29/205 , H01L29/66795 , H01L29/775
Abstract: 公开了用于形成具有通过含铝层与子鳍状物电隔离的富铟沟道区的高移动性NMOS基于鳍状物的晶体管的技术。含铝层可以设置在包括富铟沟道区的含铟层内，或可以设置在含铟层与子鳍状物之间。含铟层的铟浓度可以从含铝阻挡层附近的贫铟浓度渐变到富铟沟道层处的富铟浓度。根据一些示例性实施例，富铟沟道层在鳍状物的顶部处或在其它情况下处于附近。渐变可以是有意的和/或由于富铟沟道层和含铝阻挡层对界面处的原子的再组织的影响。根据本公开内容将认识到很多变化和实施例。
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公开(公告)号：CN104160482B
公开(公告)日：2018-01-09
申请号：CN201180076136.5
申请日：2011-12-28
Applicant: 英特尔公司
IPC: H01L21/28 , H01L21/3205 , H01L29/78 , H01L21/336
CPC classification number: H01L29/41791 , B82Y40/00 , B82Y99/00 , G11C7/02 , H01L23/485 , H01L23/535 , H01L27/115 , H01L29/0649 , H01L29/0673 , H01L29/0676 , H01L29/16 , H01L29/42392 , H01L29/66477 , H01L29/66795 , H01L29/775 , H01L29/785 , H01L29/78696 , H01L2029/7858 , H01L2924/0002 , Y10S977/762 , Y10S977/89 , H01L2924/00
Abstract: 本发明的实施例中提供用于减小纳米线晶体管中的寄生电阻的触点技术和配置。在一实施例中，装置包括半导体衬底、在半导体衬底上形成的隔离层、包括纳米线材料的形成在隔离层上以为晶体管提供沟道的沟道层、以及与沟道层耦合的触点，该触点被配置为在至少一个平面维度上包围沟道层的纳米线材料且为晶体管提供源极端或漏极端。
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公开(公告)号：CN104798179B
公开(公告)日：2017-11-17
申请号：CN201380060387.3
申请日：2013-06-27
Applicant: 英特尔公司
Inventor： B·舒金 , V·H·勒 , R·S·周 , S·达斯古普塔 , G·杜威 , N·戈埃尔 , J·T·卡瓦列罗斯 , M·V·梅茨 , N·慕克吉 , R·皮拉里塞泰 , W·拉赫马迪 , M·拉多萨夫列维奇 , H·W·田 , N·M·泽利克
IPC: H01L21/20 , H01L29/78 , H01L21/336
CPC classification number: H01L21/823821 , H01L27/0924 , H01L29/1054 , H01L29/165 , H01L29/785
Abstract: 本发明描述了缺陷转移和晶格失配外延膜。实施例将很薄层的纳米结构(例如，Si或SiGe鳍状物)用作模板以生长晶体的、非晶格失配的外延(EPI)层。在一个实施例中，纳米结构与EPI层之间的体积比是使EPI层比纳米结构厚的体积比。在一些实施例中，很薄的桥层包括在纳米结构与EPI之间。实施例包括覆盖鳍状物(或曾经覆盖鳍状物)的EPI层彼此被相反极化的CMOS器件。实施例包括覆盖鳍状物(或曾经覆盖鳍状物)的EPI层与覆盖鳍状物(或曾经覆盖鳍状物)的桥层被相反极化的CMOS器件。因此，公开了用于将缺陷从EPI层转移到纳米结构(被保留或被去除)的各种实施例。本文中描述了其它实施例。
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公开(公告)号：CN107039515A
公开(公告)日：2017-08-11
申请号：CN201710000739.6
申请日：2011-12-19
Applicant: 英特尔公司
IPC: H01L29/775 , H01L29/786 , H01L21/335 , G05F3/02 , B82Y10/00 , H01L29/06 , H01L29/20
CPC classification number: H01L29/0673 , B82Y10/00 , G05F3/02 , H01L21/02603 , H01L21/02636 , H01L21/225 , H01L21/283 , H01L21/30604 , H01L21/31 , H01L21/31116 , H01L21/32133 , H01L21/324 , H01L29/04 , H01L29/0676 , H01L29/068 , H01L29/2003 , H01L29/41725 , H01L29/42356 , H01L29/42392 , H01L29/66439 , H01L29/66462 , H01L29/66469 , H01L29/775 , H01L29/78696
Abstract: 本发明描述了适合于高电压和高频率操作的晶体管，特别是高电压场效应晶体管。在衬底上垂直地或水平地设置纳米线。所述纳米线的纵向长度被限定到第一半导体材料的沟道区中，源极区与所述沟道区的第一端电耦合，漏极区与所述沟道区的第二端电耦合，并且非本征漏极区设置于所述沟道区与漏极区之间。所述非本征漏极区的带隙比所述第一半导体的带隙宽。包括栅极导体和栅极绝缘体的栅极堆叠体同轴地完全环绕所述沟道区，漏极和源极接触部类似地也同轴地完全环绕所述漏极和源极区。
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公开(公告)号：CN107004711A
公开(公告)日：2017-08-01
申请号：CN201480083593.0
申请日：2014-12-23
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/78 , H01L29/1054 , H01L29/7783 , H01L29/785 , H01L29/78681
Abstract: 描述了一种半导体器件，包括鳍下区域和沟道，鳍下区域包括第一III‑V族半导体合金，沟道包括第二III‑V族半导体合金。在一些实施例中，半导体器件包括衬底，衬底包括由至少两个沟槽侧壁限定的沟槽，其中第一III‑V族半导体合金沉积于衬底上沟槽之内，第二III‑V族半导体合金外延生长于第一III‑V族半导体合金上。在一些实施例中，所述第一III‑V族半导体合金和所述第二III‑V族半导体合金之间的导带偏移大于或等于大约0.3电子伏。还描述了制造这种半导体器件和包括这种半导体器件的计算装置的方法。
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