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公开(公告)号：CN114242154A
公开(公告)日：2022-03-25
申请号：CN202110827833.5
申请日：2021-07-21
Applicant: 三星电子株式会社
IPC: G11C29/56
Abstract: 一种包括在由划线道划分并形成在晶片的上表面上的多个芯片之中的每一个芯片中的半导体存储器件包括存储器核心和内置自测试(BIST)电路。存储器核心包括存储数据的存储单元阵列和连接到数据输入/输出焊盘的数据输入/输出电路。BIST电路连接到与数据输入/输出焊盘分开的测试焊盘。BIST电路基于对半导体存储器件执行的晶片级测试过程期间从外部自动测试设备(ATE)接收到的命令和地址生成包括第一并行比特的测试模式数据。BIST电路通过将测试模式数据通过数据输入/输出电路应用到存储单元阵列来测试存储器核心。
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公开(公告)号：CN114203216A
公开(公告)日：2022-03-18
申请号：CN202110664944.9
申请日：2021-06-16
Applicant: 三星电子株式会社
Abstract: 公开了多电平信号接收器和包括多电平信号接收器的存储器系统。所述多电平信号接收器包括其中具有M‑1个感测放大器的数据采样器，所述M‑1个感测放大器被配置为将具有M个电压电平中的一个的多电平信号与M‑1个参考电压进行比较，从而生成M‑1个比较信号。数据采样器还被配置为生成包括N个位的目标数据信号，M是大于二的整数，并且N是大于一的整数。提供了均衡控制器，被配置为通过以下操作训练所述M‑1个感测放大器：基于所述M‑1个比较信号的均衡值，(i)在第一训练模式期间调整M‑1个电压区间中的至少一个，和(ii)在第二训练模式期间调整所述M‑1个参考电压的电平，所述M‑1个电压区间中的每个表示所述M个电压电平之中的两个相邻的电压电平之间的差。
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公开(公告)号：CN114155894A
公开(公告)日：2022-03-08
申请号：CN202111048370.9
申请日：2021-09-08
Applicant: 三星电子株式会社
IPC: G11C11/4076 , G11C7/22
Abstract: 提供的存储设备可以将脉冲幅度调制方法应用于数据(DQ)信号发送/接收，并且可以根据操作频率条件缩放DQ信号，从而提高数据传输性能并有效地改进功耗。存储设备包括存储单元阵列和数据输入/输出电路，数据输入/输出电路被配置为缩放包括从存储单元阵列读取的数据的DQ信号，并输出缩放DQ信号。数据输入/输出电路被配置为利用对应于操作频率条件的DQ参数基于n电平脉冲幅度调制(PAMn)(其中n是4或更大的整数)来缩放DQ信号并输出DQ信号。其他方面包括与存储设备通信的存储控制器，以及包括存储设备和存储控制器的存储系统。
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公开(公告)号：CN114141285A
公开(公告)日：2022-03-04
申请号：CN202111017758.2
申请日：2021-08-31
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 可以提供一种操作存储器件的方法，该方法包括：通过时钟接收引脚接收外部控制器发送的具有M个电平的多电平信号，其中，M是大于2的自然数；以及对多电平信号进行解码以恢复数据总线倒置(DBI)数据、数据屏蔽(DM)数据、循环冗余校验(CRC)数据或纠错码(ECC)数据中的至少一个。多电平信号是外部控制器发送的时钟信号，并且是基于中间参考信号摆动的信号，该中间参考信号是M个电平中的最小电平和最大电平之间的中间值。
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Patent Agency Ranking
公开(公告)号：CN110911386A
公开(公告)日：2020-03-24
申请号：CN201910402840.3
申请日：2019-05-15
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 提供了一种半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法。所述半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括中心区域和围绕中心区域的外围区域。外围区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构形成在外围区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的端节点。
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公开(公告)号：CN108986860A
公开(公告)日：2018-12-11
申请号：CN201810558596.5
申请日：2018-06-01
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器，所述非易失性存储器包括：时钟引脚，被配置成在占空比修正电路训练周期期间接收外部时钟信号；多个存储器芯片，被配置成基于外部时钟信号对内部时钟信号执行占空比修正操作，所述多个存储器芯片被配置成在训练周期期间并行地执行占空比修正操作；以及输入/输出引脚，共同连接到所述多个存储器芯片，其中所述多个存储器芯片中的每一者包括：占空比修正电路(DCC)，被配置成对内部时钟信号执行占空比修正操作；以及输出缓冲器，连接在占空比修正电路的输出端子与输入/输出引脚之间。
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公开(公告)号：CN107274922A
公开(公告)日：2017-10-20
申请号：CN201710203098.4
申请日：2017-03-30
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: H03H7/38 , G11C5/025 , G11C5/04 , G11C7/1057 , G11C7/1084 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , G11C29/022 , G11C29/025 , G11C29/028 , G11C29/50008 , G11C2207/105 , H03K19/0005 , H03K19/017545 , G11C7/10
Abstract: 一种非易失性存储器设备包括第一存储器结构。第一存储器结构包括可经由第一信道连接到外部存储器控制器的第一至第N存储器裸片。M是等于或大于2的自然数。第一至第N存储器裸片的至少一者被配置为用作在数据写入操作被对于第一至第N存储器裸片之一执行的同时执行裸片上端接(ODT)操作的第一代表性裸片。
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公开(公告)号：CN101097771A
公开(公告)日：2008-01-02
申请号：CN200610137196.4
申请日：2006-07-31
Applicant: 三星电子株式会社
Inventor： 崔荣暾
IPC: G11C7/10
CPC classification number: H04L7/033 , H04L7/0337
Abstract: 一种抗扭斜方法和装置及使用该方法和装置的数据接收装置。抗扭斜装置包括上/下行检测单元，下限检测单元，上限检测单元，相位检测单元以及缓冲单元。上/下行检测单元响应数据采样时钟信号、第一和第二边沿采样时钟信号对接收的数据信号进行采样，并且利用采样结果确定数据信号的逻辑电平在数据信号的第一至第三的哪一个范围内转换，顺序地触发该数据采样时钟信号、第一和第二边沿采样时钟信号。下限检测单元当数据信号的逻辑电平在第一范围内转换时检测第一范围的下限。上限检测单元当数据信号的逻辑电平在第三范围内转换时检测第三范围的上限。抗扭斜装置可通过有效地减少数据扭斜优化数据采样并可以通过减少抖动的累积最小化数据恢复差错。
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公开(公告)号：CN214847743U
公开(公告)日：2021-11-23
申请号：CN202121266122.7
申请日：2021-06-07
Applicant: 三星电子株式会社
Abstract: 公开了多电平信号接收器、存储器系统和电子设备。所述多电平信号接收器包括数据采样器电路和参考电压生成器电路。数据采样器电路包括将多电平信号与M‑1个参考电压进行比较的M‑1个感测放大器，多电平信号具有彼此不同的M个电压电平中的一个。数据采样器电路生成包括N个位的数据信号，M是大于2的整数，并且N是大于1的整数。参考电压生成器电路为生成所述M‑1个参考电压。所述M‑1个感测放大器中的至少两个感测放大器具有不同的感测特性。所述多电平信号接收器具有提高的通信速度(或接口速度)。
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