公开(公告)号：CN105405464B

公开(公告)日：2019-08-02

申请号：CN201510555667.2

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 白川政信 ,  二山拓也 ,  阿部健一

IPC: G11C16/10 ,  G11C16/26 ,  G11C16/14 ,  G11C16/06

CPC classification number: G06F12/0811 ,  G06F12/0868 ,  G06F2212/283 ,  G11C8/08 ,  G11C11/5628 ,  G11C11/5635 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C16/26 ,  G11C16/30 ,  G11C29/021 ,  G11C29/028 ,  G11C2029/1202

Abstract: 本发明的实施方式提供一种数据的可靠性更高的半导体存储装置。实施方式的半导体存储装置(100)包括存储器单元阵列(111)、多条字线、以及控制电路(120)。存储器单元阵列(111)具备多个存储器串(114)，且多个存储器串(114)的各个具有串联连接的多个存储器单元。多条字线共通连接在多个存储器串(114)。控制电路(120)对包含连接在多条字线的各者的多个存储器单元的页面控制写入动作及读出动作。控制电路(120)对在存储器串(114)流通的单元电流进行测定，且基于单元电流的测定结果修正对字线所施加的写入电压。

公开(公告)号：CN105280224B

公开(公告)日：2019-06-28

申请号：CN201410508068.0

申请日：2014-09-28

Applicant: 旺宏电子股份有限公司

Inventor： 张国彬 ,  张智慎

IPC: G11C16/06 ,  G11C16/10

CPC classification number: G11C16/3427 ,  G11C11/5628 ,  G11C16/0483 ,  G11C2211/5622 ,  G11C2211/5648

Abstract: 本发明公开了一种用以降低编程干扰的存储器装置及其编程方法，编程具有交替页方向的三维与非门闪存的常见问题包括背图案效应与图案诱发编程干扰。改进的编程技术可实质上降低这些问题，并于设定存储单元的阈值电压时增加准确度。提供范例技术混合「透过字线」与「透过页」编程的观点。因此，每页可由最靠近串行选择结构的存储单元开始编程，且多个偶数或奇数上的存储单元可实质上同时被编程。

公开(公告)号：CN105912483B

公开(公告)日：2019-06-21

申请号：CN201510553494.0

申请日：2015-09-02

Applicant: 东芝存储器株式会社

Inventor： 野坂祐介 ,  白川政信 ,  小岛庆久 ,  岩崎清隆 ,  助川博

IPC: G06F13/16 ,  G06F13/28 ,  G06F12/06

CPC classification number: G06F3/0611 ,  G06F3/0659 ,  G06F3/0679 ,  G11C7/1042 ,  G11C7/1063 ,  G11C16/0483

Abstract: 实施方式的存储系统包含：存储器控制器，具有第1～第n(n为2以上的自然数)的第1数据输入输出端子；第1半导体芯片，具有分别与所述第1数据输入输出端子连接的第1～第n的第2数据输入输出端子；及第2半导体芯片，具有与所述第2数据输入输出端子并联地分别与所述第1数据输入输出端子连接的第1～第n的第3数据输入输出端子；若从所述存储器控制器对所述第1半导体芯片及所述第2半导体芯片输出第1请求信号，便从所述第2数据输入输出端子的第w个端子(w为1～n的自然数)输出所述第1半导体芯片的状态信息，且从所述第3数据输入输出端子的第x个端子(x为与w不同的1～n的自然数)输出所述第2半导体芯片的状态信息。

公开(公告)号：CN105190763B

公开(公告)日：2019-06-11

申请号：CN201380063766.8

申请日：2013-11-19

Applicant: 桑迪士克科技有限责任公司

Inventor： 迪潘舒·杜塔 ,  佐藤晋治 ,  东谷政昭 ,  矢野文子 ,  赖春洪

IPC: G11C16/24 ,  G11C11/56

CPC classification number: G11C16/3427 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/12 ,  G11C16/24

Abstract: 本文所公开的技术可以通过防止未选择的NAND串的选择晶体管无意间导通来防止编程干扰。NAND串的选择晶体管的Vgs可以多次从一个编程脉冲到下一编程脉冲被降低。选择晶体管可以是漏极侧选择晶体管或源极侧选择晶体管。随着编程进行逐步降低未选择的NAND串的选择晶体管的Vgs可以防止选择晶体管无意间导通。因此，防止或降低了编程干扰。可以通过将较低电压施加至与选择晶体管关联的选择线来降低Vgs。可以通过随着编程进行将较高电压施加至与未选择的NAND串关联的位线来降低Vgs。可以通过随着编程进行将较高电压施加至公共源极线来降低Vgs。

公开(公告)号：CN109659306A

公开(公告)日：2019-04-19

申请号：CN201811183812.9

申请日：2018-10-11

Applicant: 三星电子株式会社

Inventor： 朴安洙 ,  金成勋 ,  郭判硕

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11582

CPC classification number: H01L27/11582 ,  G11C16/0466 ,  G11C16/0483 ,  G11C16/24 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11556 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11568 ,  H01L27/11573

Abstract: 本公开提供了竖直存储器装置和制造竖直存储器装置的方法，所述装置包括：单元阵列，其包括在第二方向上彼此间隔开的多个单元区，每个单元区包括规则排列的多个竖直沟道；在第二方向上延伸的位线，所述位线在与第二方向交叉的第一方向上彼此间隔开；以及位线接触部分，它们分别将竖直沟道与位线电连接，其中，每个单元区包括被构造为在第二方向上电隔离单元区的子隔离区，子隔离区在第一方向上延伸，在每个单元区中，竖直沟道根据在第二方向上与子隔离区相距的距离分为多类，并且位线接触部分被构造为将每条位线电连接至具有不同类型的至少两个竖直沟道。

公开(公告)号：CN109643575A

公开(公告)日：2019-04-16

申请号：CN201780053217.0

申请日：2017-08-29

Applicant: 英特尔公司

Inventor： A·S·拉玛林嘉姆 ,  J·B·卡恩 ,  P·卡拉瓦德

IPC: G11C16/14 ,  G11C16/08 ,  G06F12/02

CPC classification number: G06F3/0608 ,  G06F3/064 ,  G06F3/0652 ,  G06F3/0658 ,  G06F3/0659 ,  G06F3/0679 ,  G11C16/0483 ,  G11C16/16 ,  G11C16/3445

Abstract: 系统、装置和方法可以提供响应于擦除命令而启动非易失性存储器的块的擦除，其中该块包括多个子块。另外，可以在单独子块的基础上跟踪关于所述多个子块的第一子集的擦除的失败，其中，所述擦除关于所述多个子块的第二子集是成功的。在一个示例中，允许使用多个子块的第二子集，而防止使用多个子块的第一子集。

公开(公告)号：CN109148457A

公开(公告)日：2019-01-04

申请号：CN201810062491.0

申请日：2018-01-23

Applicant: 爱思开海力士有限公司

Inventor： 崔康植 ,  李凤薰 ,  李承瞮

IPC: H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/24

CPC classification number: H01L27/11582 ,  G11C5/063 ,  G11C16/0483 ,  H01L27/11521 ,  H01L27/11556 ,  H01L29/42328 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/2436 ,  H01L27/2481

Abstract: 半导体器件及其制造方法。一种半导体器件包括第一半导体层、与第一半导体层间隔开并设置在第一半导体层上的第二半导体层、设置在第二半导体层上的栅极层叠结构、设置在第一半导体层和第二半导体层之间的第三半导体层以及穿过栅极层叠结构、第二半导体层和第三半导体层并延伸到第一半导体层中的沟道柱。

公开(公告)号：CN109147852A

公开(公告)日：2019-01-04

申请号：CN201810155558.5

申请日：2018-02-23

Applicant: 爱思开海力士有限公司

Inventor： 李奎林 ,  金荣均

IPC: G11C16/14 ,  G11C16/08 ,  G11C16/34 ,  G06F3/06

CPC classification number: G11C16/105 ,  G06F11/1016 ,  G06F11/1048 ,  G06F12/0246 ,  G06F2212/1016 ,  G06F2212/1032 ,  G06F2212/7208 ,  G06F2212/7211 ,  G11C7/1006 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/26 ,  G11C2216/16 ,  G11C16/14 ,  G06F3/0614 ,  G06F3/064 ,  G06F3/065 ,  G06F3/0679 ,  G11C16/08 ,  G11C16/3404

Abstract: 本发明公开一种控制器，其控制包括多个存储块的半导体存储器装置。控制器可以包括控制器控制单元和存储单元。控制器控制单元将多个存储块中的原始存储块的读取的次数与预定的复制生成参考值进行比较，确定是否要生成存储在原始存储块中的原始数据的复制数据，并生成对应于确定的命令。存储单元存储复制生成参考值和关于原始存储块的地址信息。

公开(公告)号：CN109036481A

公开(公告)日：2018-12-18

申请号：CN201810218217.8

申请日：2018-03-16

Applicant: 桑迪士克科技有限责任公司

Inventor： 张正宜 ,  H.钱 ,  董颖达

IPC: G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

CPC classification number: H01L27/1157 ,  G11C11/5621 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/26 ,  G11C16/3427 ,  G11C16/3459 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11573 ,  G11C7/12 ,  G11C7/18 ,  G11C8/08 ,  G11C8/14

Abstract: 提供了基于数据模式或诸如不均匀的沟道宽度的物理不均匀性模式来在感测操作期间增强存储器串的沟道中的电流的技术。在一个方面中，感测电路针对典型地将元数据储存在高编程状态中的存储器串进行修改。这些感测电路中的位线钳位晶体管可以配置有相对低的阈值电压，导致相对高的钳位电压，这继而造成在感测期间的更高的串电流。更低的阈值电压可以通过更短的控制栅极长度、更小的氧化物厚度、更低的氧化物介电常数或者更大的源极和/或漏极掺杂浓度中的至少一个来实现。在另一方面中，被期望为通常储存高状态的数据的存储器串以相对更厚的沟道和/或更大的掺杂浓度来制造。

公开(公告)号：CN108694977A

公开(公告)日：2018-10-23

申请号：CN201711213007.1

申请日：2017-11-28

Applicant: 爱思开海力士有限公司

Inventor： 徐智贤

IPC: G11C15/04

CPC classification number: G11C15/046 ,  G11C7/20 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/3427 ,  G11C15/04

Abstract: 储存装置及其操作方法。这里可以提供具有干扰特性的储存装置和操作该储存装置的方法。储存装置可以包括：一个或更多个半导体存储器件，各个半导体存储器件包括多个存储单元；和存储控制器，该存储控制器被配置为根据所述多个存储单元的编程速度来设置所述一个或更多个半导体存储器件的通过电压的电平。