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公开(公告)号：CN112597079A
公开(公告)日：2021-04-02
申请号：CN202011527851.3
申请日：2020-12-22
Applicant: 上海安路信息科技有限公司
Abstract: 本发明提供了一种卷积神经网络加速器的数据回写系统，包括输入缓存模块、N级写回节点和写回控制模块，所述输入缓存模块用于与计算单元连接，以接收数据，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，所述写回控制模块与最下一级所述写回节点连接，以从最下一级所述写回节点接收数据并传输给总线。所述卷积神经网络加速器的数据回写系统中，包括N级写回节点，最上一级所述写回节点与所述输入缓存模块连接，一个下一级所述写回节点至少与两个上一级所述写回节点连接，N为大于1的自然数，树状结构将写回节点分级，从而能够提高数据回写的传输效率。
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公开(公告)号：CN112104362A
公开(公告)日：2020-12-18
申请号：CN202010985411.6
申请日：2020-09-18
Applicant: 上海安路信息科技有限公司
Inventor： 周建冲
IPC: H03L7/18
Abstract: 本申请涉及集成电路领域，公开了一种控制多路时钟以确定相位关系输出的方法及系统，能够产生确定时钟相位关系的多路稳定时钟输出。该方法包括：获取多相位VCO输出的相位0、相位K和相位K+N/2时钟；用相位0时钟同步异步解复位信号得到同步信号；分别用相位K时钟和相位K+N/2时钟采样该同步信号得到对应的第一信号和第二信号，其中N≥2，0＜K≤N/2且K为整数；从该多相位VCO获取所需相位关系的M路输出时钟，根据M路输出时钟中的每路时钟的相位选择第一信号或第二信号作为该每路时钟的目标信号，其中M≤N；分别用该每路时钟的反向信号采样该每路时钟的目标信号得到对应的解复位信号，分别将该每路时钟和其对应的解复位信号输入门控时钟后输出对应时钟输出。
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公开(公告)号：CN111935119A
公开(公告)日：2020-11-13
申请号：CN202010759113.5
申请日：2020-07-31
Applicant: 上海安路信息科技有限公司
Inventor： 厚娇
Abstract: 本发明提供了一种数据加密认证方法，应用于FPGA，包括选择进行加密时，将解密密钥存储到一次性可编程存储器中，并在选择进行身份认证时，对认证密钥进行加密并存储到加密码流中，以生成包含身份认证的加密码流；选择不进行加密，并在选择进行身份认证时，将认证密钥存储到一次性可编程存储器中，并生成包含身份验证的码流，能够使一次性可编程存储器存储不同功能的密钥，使得只进行身份认证时无需额外的电路对认证密钥进行保护，减少了对FPGA资源的占用，提高了一次性可编程存储器的利用率。本发明还提供了一种用于实现数据加密认证方法的数据加密认证系统。
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公开(公告)号：CN111934680A
公开(公告)日：2020-11-13
申请号：CN202010758368.X
申请日：2020-07-31
Applicant: 上海安路信息科技有限公司
IPC: H03L7/18
Abstract: 本发明提供了一种输出频率校准方法，应用于FPGA，包括计算振荡器的真实频率；以所述振荡器的真实频率为索引，读取锁相环的配置参数，其中，预存有所述配置参数以及相对应的输出频率；通过所述配置参数配置所述锁相环，以使所述锁相环输出相对应的输出频率，即所述振荡器校准后需要输出的频率。输出频率校准方法中，通过所述锁相环的动态配置，输出预先设定好的频率，以代替所述振荡器所需求输出的频率，从而在FPGA中能够得到OSC所需求输出的频率，并且提高了校准的效率。本发明还提供了一种用于实现所述输出频率校准方法的输出频率校准系统。
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公开(公告)号：CN111933206A
公开(公告)日：2020-11-13
申请号：CN202010756932.4
申请日：2020-07-31
Applicant: 上海安路信息科技有限公司
Inventor： 赵文清
IPC: G11C29/12
Abstract: 本发明提供了一种DDR物理层地址命令路径的内建自测试方法，包括向地址命令路径发送测试向量，同时向时钟信号路径发送时钟信号；通过环回的时钟信号对环回的测试向量进行采样；将采样到的数据与向地址命令路径发送测试向量进行比较，以完成对DDR物理层地址命令路径的测试。所述DDR物理层地址命令路径的内建自测试方法中，向地址命令路径发送测试向量，同时向时钟信号路径发送时钟信号，通过环回的时钟信号对环回的测试向量进行采样，使得地址命令路径通路与数据通路在自测时用相同的路径，大大简化了设计的复杂度。本发明还提供了一种用于实现DDR物理层地址命令路径的内建自测试方法的测试系统。
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Patent Agency Ranking
公开(公告)号：CN111835335A
公开(公告)日：2020-10-27
申请号：CN202010457646.8
申请日：2020-05-26
Applicant: 上海安路信息科技有限公司
IPC: H03K19/0175
Abstract: 本申请涉及FPGA技术领域，公开了一种现场可编程门阵列的时钟结构及其调整方法，该方法包括：用户触发器和时钟网络共用同一个电源网络，在该时钟结构中设置至少一个延时部件或调整该时钟结构中至少一个延时部件的延时，使得用户触发器之间的时钟偏斜增加，从而使得因用户触发器同时翻转而导致的电源网络的电压波动的峰值降低。
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公开(公告)号：CN111665893A
公开(公告)日：2020-09-15
申请号：CN202010578672.6
申请日：2020-06-23
Applicant: 上海安路信息科技有限公司
Inventor： 罗可欣
IPC: G05F1/56
Abstract: 本发明提供了一种NMOS输出功率管的低压差稳压器，包括低压差稳压单元和电流检测单元，电流检测单元包括第二NMOS管、第三NMOS管、第四NMOS管和检测放大器，所述第二NMOS管的漏极接输入电压，所述第二NMOS管的栅极与所述第一NMOS管的栅极连接，所述第二NMOS管的源极与所述检测放大器的第一输入端和所述第四NMOS管的漏极连接，所述检测放大器的第二输入端与所述第一NMOS管的源极连接，所述检测放大器的输出端与所述第三NMOS管和所述第四NMOS管的栅极连接，所述第三NMOS管和所述第四NMOS管的源极均接地。所述NMOS输出功率管的低压差稳压器中，能够检测出所述低压差稳压单元的输出电流大小，从而根据输出电流的大小，改善所述低压差稳压单元的负载调整率。
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公开(公告)号：CN111596118A
公开(公告)日：2020-08-28
申请号：CN202010578691.9
申请日：2020-06-23
Applicant: 上海安路信息科技有限公司
Inventor： 罗可欣
Abstract: 本发明提供了一种电流检测电路，包括并联低压差稳压器电路、电流复制读出电路和第一NMOS管，所述并联低压差稳压器电路的第一端与所述第一NMOS管的源极连接，所述并联低压差稳压器电路的第二端与所述电流复制读出电路连接，所述并联低压差稳压器电路的第三端连接被检测电压，所述第一NMOS管的栅极接控制电压，所述第一NMOS管的漏极接输入电压，从而实现对被检测电压处电流大小的检测。本发明还提供了一种应用电流检测电路的低压差稳压器电路。
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公开(公告)号：CN111460746A
公开(公告)日：2020-07-28
申请号：CN202010243034.9
申请日：2020-03-31
Applicant: 上海安路信息科技有限公司
IPC: G06F30/327
Abstract: 本发明公开了FPGA IP软核实现电路设计的方法及装置、FPGA芯片、电子设备、计算机存储介质，其中，在本发明公开的一种FPGA IP软核实现电路设计的方法中，包括如下步骤：将IP软核的设计输入进行综合以映射到所述FPGA的逻辑资源，其中，在对所述IP软核的设计输入进行综合时，去除其中未被用户使用的指令对应的电路。本发明FPGA IP软核实现电路设计的方法通过在对软核的设计输入进行综合时，去除其中未被用户使用的指令对应的电路，可以降低软核对于FPGA的逻辑资源的占用。
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公开(公告)号：CN111431528A
公开(公告)日：2020-07-17
申请号：CN202010281104.X
申请日：2020-04-10
Applicant: 上海安路信息科技有限公司
IPC: H03M1/06
Abstract: 本发明提供了一种DAC误差补偿方法，包括将电流源阵列分为m个子阵列，选取所述子阵列中相同位置的单位电流源作为被检测电流源，并检测所述被检测电流源的充电时间，根据所述充电时间得到所述被检测电流源的相对误差，将所述被检测电流源的相对误差标定为所述子阵列的相对误差，根据所述子阵列的相对误差排序选择单位电流源，以对所述电流源阵列的相对误差进行补偿。所述DAC误差补偿方法中，对电流源阵列的相对误差进行检测，避免了预估误差带来的不准确性，并且采用以点带面的方式对电流源阵列的相对误差进行检测，缩短了检测时间，减少了阵列布局的复杂度。本发明还提供了一种用于实现DAC误差补偿方法的误差补偿系统。
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