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公开(公告)号：CN119920295A
公开(公告)日：2025-05-02
申请号：CN202410634679.3
申请日：2024-05-21
Applicant: 旺宏电子股份有限公司
IPC: G11C29/12 , G11C11/409
Abstract: 本发明提供一种电子电路、存储器装置及补偿通道损耗造成的数据失真的方法。该电子电路包含数据输入端、时序调整电路、第一及第二逻辑电路、多工复用器及数据输出端。时序调整电路自数据输入端接收数据。时序调整电路包含两个路径，用以施加第一延迟及第二延迟，以产生第一及第二延迟数据。第一及第二逻辑电路分别接收第一及第二延迟数据，以产生第一及第二逻辑输出信号。第一逻辑输出信号扩展对应于第一逻辑值的脉冲宽度，第二逻辑输出信号扩展对应于第二逻辑值的脉冲宽度，多工复用器用以根据均衡反馈信号，选择第一或第二逻辑输出信号的至少一个，以提供多工输出信号。数据输出端根据多工输出信号输出均衡数据。
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公开(公告)号：CN119905129A
公开(公告)日：2025-04-29
申请号：CN202411455884.X
申请日：2024-10-18
Applicant: 三星电子株式会社
Abstract: 示例存储器器件包括第一半导体层和第二半导体层。第一半导体层包括存储器单元阵列、第一键合焊盘和第一测试焊盘。第二半导体层相对于第一半导体层在垂直方向上设置，并且包括外围电路、连接到第一键合焊盘的第二键合焊盘、连接到第一测试焊盘的第二测试焊盘、以及测试电路。测试电路检查第一键合焊盘和第二键合焊盘的连接状态。测试电路通过第一测试焊盘和第二测试焊盘接收第一测试信号，基于第一测试信号生成表示第一键合焊盘和第二键合焊盘之间的第一未对准的第一测试结果信号，并且基于第一测试结果信号补偿外围电路的操作。
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公开(公告)号：CN110610740B
公开(公告)日：2025-04-25
申请号：CN201910932737.X
申请日：2019-09-29
Applicant: 深圳大普微电子科技有限公司
Abstract: 本发明实施例涉及存储设备应用领域，公开了一种测试单元、方法、系统及控制器、存储设备。其中该测试单元，应用于测试系统，包括命令解析器、任务管理器以及缓存器，命令解析器转发解析后的测试命令到任务管理器，任务管理器接收命令解析器发送的解析后的测试命令，并将解析后的测试命令发送到存储介质控制器，以使存储介质控制器基于解析后的测试命令，对存储介质进行测试以生成测试结果，并将测试结果返回任务管理器，缓存器缓存存储介质控制器返回的测试结果，并通过主机接口将测试结果返回主机。通过在存储设备中内置测试单元实现测试功能，本发明能够降低开发成本，缩短开发周期。
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公开(公告)号：CN109712664B
公开(公告)日：2025-04-25
申请号：CN201811152590.4
申请日：2018-09-29
Applicant: 三星电子株式会社
Abstract: 提供了一种包括用于检测字线缺陷的电路的存储装置及其操作方法。所述存储装置包括：存储单元阵列，其包括设置在衬底上的第一存储单元和位于第一存储单元上方的第二存储单元；连接到第一存储单元的第一字线和连接到第二存储单元的第二字线，第二字线设置在第一字线上方；以及字线缺陷检测电路，其被配置为在将第一电压施加到第一字线时监测泵激时钟信号的脉冲的数目以检测第一字线的缺陷。电压发生器被配置为当泵激时钟信号的脉冲的数目小于基准值时，将与第一电压不同的第二电压施加到第二字线以对第二存储单元进行编程。
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公开(公告)号：CN119851731A
公开(公告)日：2025-04-18
申请号：CN202311580738.5
申请日：2023-11-24
Applicant: 华邦电子股份有限公司
Inventor： 赖志强
Abstract: 本发明提供一种半导体存储器装置及其测试方法。半导体存储器装置包括多个字线、行译码器、第一电压泵电路、第一可编程电流比较器及控制电路。行译码器对行地址数据进行译码，并据以选择出测试字线来与第一测试路径电性连接。第一电压泵电路配置在第一测试路径上，施加测试电压至测试字线。第一可编程电流比较器将流经第一测试路径的测试电流与可编程参考电流进行比较，以提供测试结果信号。控制电路将多个字线依序作为测试字线来将对应的测试电流与可编程参考电流进行比较，而根据测试结果信号来判断测试字线是否不良。
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Patent Agency Ranking
公开(公告)号：CN119763642A
公开(公告)日：2025-04-04
申请号：CN202411908360.1
申请日：2024-12-24
Applicant: 上海海速芯微电子有限公司 , 海速芯(杭州)科技有限公司 , 无锡市海速芯业电子科技有限公司
Abstract: 本发明公开了基于32位MCU的SRAM自测系统及测试方法，属于SRAM内自建测试电路技术领域。基于32位MCU的SRAM自测系统，包括外部激励模块、协议解析模块、功能控制模块和MBIST模块。本发明解决了现有技术测试过程相对复杂，且测试成本较高的问题，本发明在保证SRAM测试故障覆盖率的前提下，通过一系列协议来控制MBIST的工作，能够根据项目实际需求灵活选用不同的SRAM，测试过程相对简单，同种类型的项目能够直接使用，不需过多改动，节约了测试成本，本发明的兼容性非常高，在应对多块不同大小的SRAM，能够通过协议来配置进行多SRAM测试，确保测试结果的准确性和可靠性。
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公开(公告)号：CN119741958A
公开(公告)日：2025-04-01
申请号：CN202411442306.2
申请日：2024-10-15
Applicant: 上海积塔半导体有限公司
Abstract: 本发明公开了一种基于SRAM的动态修补方法和SRAM测试与质量验证平台，动态修补方法应用于SRAM TQV，且SRAM TQV上设置有虚拟冗余资源，所述动态修补方法包括对通过直流测试的晶圆进行一次功能测试和一次最小电压测试，并记录晶圆中所有失效区域的所有失效地址，所有失效区域包括一次功能测试失效区域和/或一次最小电压测试失效区域；根据预设算法将所有失效地址划分为对应的失效模式，失效模式包括块失效、字线失效和位线失效；获取修补算法，并根据修补算法和失效模式，使用虚拟冗余资源对所有失效地址进行地址修补。本发明实现SRAM TQV对晶圆验证分析过程中的动态修补，解决了现有的SRAM TQV无法对SRAM的失效部分动态修补导致难以继续对芯片外围电路进行测试的问题。
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公开(公告)号：CN115114679B
公开(公告)日：2025-04-01
申请号：CN202110544192.2
申请日：2021-05-19
Applicant: 力晶积成电子制造股份有限公司
Inventor： 吉田宗博
Abstract: 本公开提供一种半导体存储器及数据保护方法。半导体存储器包含存储器阵列、开关电路、控制电路以及电源切断监视电路。开关电路耦接至存储器阵列。控制电路耦接至开关电路。电源切断监视电路耦接至控制电路及电源电压。电源切断监视电路用以判定电源电压是否在写入期间下降至第一电源切断检测电平以下，以将触发信号输出至控制电路。控制电路根据触发信号执行半导体存储器的重设程序。第一电源切断检测电平低于半导体存储器的数据表中记录的电源电压的最小值。
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公开(公告)号：CN119229941B
公开(公告)日：2025-03-28
申请号：CN202411754887.3
申请日：2024-12-03
Applicant: 长鑫科技集团股份有限公司
Abstract: 本公开实施例提供了一种内部错误检查电路和存储器，该内部错误检查电路包括时钟生成电路、内部命令生成电路、地址生成电路、控制逻辑电路和纠错电路；其中，时钟生成电路，响应于自刷新使能信号生成并输出自刷新时钟信号；内部命令生成电路，在错误检查使能信号指示内部错误检查功能开启时对自刷新时钟信号进行计数，并在自刷新时钟信号的计数值为第一预设值时生成并输出一个内部错误检查命令信号；地址生成电路，对内部错误检查命令信号进行计数以生成并输出内部错误检查地址；控制逻辑电路，响应于内部错误检查命令信号，控制纠错电路依次对多个存储阵列中内部错误检查地址对应的目标存储单元执行一次内部读‑修改‑写操作。
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公开(公告)号：CN114530187B
公开(公告)日：2025-03-11
申请号：CN202210100755.3
申请日：2022-01-27
Applicant: 珠海博雅科技股份有限公司
Abstract: 本发明公开了一种Nor Flash，包括：存储单元阵列；待检测电压源；字线电压异常检测阵列，包括多个字线电压异常检测电路，字线电压异常检测电路与待检测字线一一对应连接，字线电压异常检测电路包括测试开关、测试单元和比较电路，测试单元的栅极通过测试开关与对应的一个待检测字线连接，测试单元的漏极连接比较电路，在测试开关导通的情况下，比较电路根据测试单元的漏极输出的电流和参考阈值电流输出用于代表比较结果的电平信号，由于本发明实施例通过内置的字线电压异常检测阵列代替了传统的外部探针对所选定的字线进行电压异常检测，所以可以为整个字线电压异常检测提供便利和减少检测所花费的时间。
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