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公开(公告)号：CN117279371A
公开(公告)日：2023-12-22
申请号：CN202310349415.9
申请日：2023-03-31
Applicant: 三星电子株式会社
Abstract: 可以提供一种半导体存储器件，包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线封盖图案，包括依次堆叠在位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及屏蔽图案，覆盖位线的一侧。屏蔽图案的上表面可以在比第一封盖图案的上表面低的高度处。
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公开(公告)号：CN116249345A
公开(公告)日：2023-06-09
申请号：CN202211419129.7
申请日：2022-11-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括由器件分离层限定的有源区域，有源区域包括第一部分和限定在第一部分的两侧上的第二部分；位线，与有源区域交叉并在基底上沿第一方向延伸；以及位线接触件，设置在基底与位线之间并直接连接到有源区域的第一部分。位线接触件包括凹入到基底中的凹进区域和在凹进区域上的上部区域，凹进区域的宽度随着距位线的距离增大而减小，凹进区域包括与基底形成边界并具有直线形状的斜面，并且凹进区域的斜面的起点低于器件分离层的上表面。
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公开(公告)号：CN114582871A
公开(公告)日：2022-06-03
申请号：CN202111455592.2
申请日：2021-12-01
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体存储器装置包括：器件隔离图案，其位于衬底上以限定有源区域；字线，其位于衬底中以与有源区域相交；第一掺杂区域，其位于有源区域中并且在字线的第一侧；第二掺杂区域，其位于有源区域中并且在字线的第二侧；位线，其连接到第一掺杂区域并且与字线相交；位线接触件，其将位线连接到第一掺杂区域；着陆焊盘，其位于第二掺杂区域上；以及存储节点接触件，其将着陆焊盘连接到第二掺杂区域，存储节点接触件包括：第一部分，其与第二掺杂区域接触，第一部分包括单晶硅；以及第二部分，其位于第一部分上，并且包括多晶硅。
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公开(公告)号：CN114464621A
公开(公告)日：2022-05-10
申请号：CN202111305601.X
申请日：2021-11-05
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体器件，包括在衬底上的有源图案、掩埋在有源图案的上部处的栅极结构、在有源图案上的位线结构、覆盖位线结构的下侧壁的下间隔物结构、在有源图案上且与位线结构相邻的接触插塞结构、以及在接触插塞结构上的电容器。下间隔物结构包括从位线结构的下侧壁在基本平行于衬底的上表面的水平方向上顺序堆叠的第一和第二下间隔物，第一下间隔物包括氧化物，并接触位线结构的下侧壁，但不接触接触插塞结构，并且第二下间隔物包括与第一下间隔物的任何材料不同的材料。
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公开(公告)号：CN114361161A
公开(公告)日：2022-04-15
申请号：CN202110859281.6
申请日：2021-07-28
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体器件，包括：衬底，所述衬底包括隔离层图案和有源图案；缓冲绝缘层图案，所述缓冲绝缘层图案在所述衬底上；多晶硅结构，所述多晶硅结构在所述有源图案和所述缓冲绝缘层图案上，所述多晶硅结构接触所述有源图案的一部分，并且所述多晶硅结构在平行于所述衬底的上表面的方向上延伸；第一扩散阻挡层图案，所述第一扩散阻挡层图案在所述多晶硅结构的上表面上，所述第一扩散阻挡层图案包括至少掺杂有碳的多晶硅；第二扩散阻挡层图案，所述第二扩散阻挡层图案在所述第一扩散阻挡层图案上，所述第二扩散阻挡层图案至少包括金属；以及第一金属图案和第一覆盖层图案，所述第一金属图案和所述第一覆盖层图案堆叠在所述第二扩散阻挡层图案上。
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Patent Agency Ranking
公开(公告)号：CN117529090A
公开(公告)日：2024-02-06
申请号：CN202310958989.6
申请日：2023-08-01
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：有源图案，所述有源图案沿基本上垂直于衬底的上表面的垂直方向从所述衬底的所述上表面突出；隔离图案，所述隔离图案覆盖所述有源图案的侧壁；外延层，所述外延层位于所述有源图案上并且包括掺杂有杂质的单晶硅；杂质区域，所述杂质区域在所述有源图案的位于所述外延层下方的部分中并且包括杂质；导电填充图案，所述导电填充图案位于所述外延层上；间隔物结构，所述间隔物结构位于所述导电填充图案的侧壁上；以及位线结构，所述位线结构位于所述导电填充图案上。
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公开(公告)号：CN119947086A
公开(公告)日：2025-05-06
申请号：CN202411458532.X
申请日：2024-10-18
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了包括位线的半导体装置。所述半导体装置包括：基底，包括第一有源区域；位线，在基底上，跨过第一有源区域；位线接触件，在位线与第一有源区域之间，并且在位线接触孔中，位线接触孔延伸到基底中；位线接触间隔件，在位线接触孔内的位线接触件的侧壁上；位线间隔件，在位线的侧壁上；抗氧化层，在位线的侧壁与位线间隔件之间以及位线接触件的侧壁与位线间隔件之间；以及掩埋接触件，在掩埋接触孔中，穿过位线接触间隔件，并且接触第一有源区域，其中，抗氧化层包括含硅材料，含硅材料包括SiOx，其中，0
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公开(公告)号：CN117750758A
公开(公告)日：2024-03-22
申请号：CN202311183750.2
申请日：2023-09-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了一种集成电路装置。该集成电路装置包括：基底，包括多个有源区域；多个器件隔离层，设置在基底中并且限定多个有源区域；多条位线，在基底上在第一水平方向上彼此间隔开，并且在与第一水平方向交叉的第二水平方向上延伸；多个绝缘栅栏，在第二水平方向上彼此间隔开并且设置在多条位线中的相邻位线之间；多个掩埋接触件，连接到多个有源区域并且设置在多条位线中的相邻位线之间以及多个绝缘栅栏之间；以及多个竖直绝缘层，竖直地定位在多个绝缘栅栏与多个掩埋接触件之间。
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公开(公告)号：CN114582799A
公开(公告)日：2022-06-03
申请号：CN202111196041.9
申请日：2021-10-14
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L27/108
Abstract: 提供了一种集成电路装置。所述集成电路装置包括：字线，在第一方向上横跨基底延伸并且在与第一方向不同的第二方向上分隔开；位线，在字线上沿第二方向延伸并且在第一方向上分隔开；第一接触插塞，布置在位线之间，接触基底的第一有源区，具有第一宽度，并且具有第一掺杂剂浓度；以及第二接触插塞，布置在位线之间，接触基底的第二有源区，具有第二宽度，并且具有比第一掺杂剂浓度小的第二掺杂剂浓度。
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公开(公告)号：CN114068553A
公开(公告)日：2022-02-18
申请号：CN202110778357.2
申请日：2021-07-09
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 一种半导体器件包括：衬底，所述衬底包括元件分隔膜和由所述元件分隔膜限定的有源区；位线结构，所述位线结构位于所述衬底上；沟槽，所述沟槽位于所述元件分隔膜和所述有源区中，所述沟槽位于所述位线结构的至少一侧，并且包括位于所述元件分隔膜中的第一部分和位于所述有源区中的第二部分，所述第一部分的底表面布设为高于所述第二部分的底表面；单晶存储接触，所述单晶存储接触填充所述沟槽；和信息存储元件，所述信息存储元件电连接到所述单晶存储接触。
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