公开(公告)号：CN104036815B

公开(公告)日：2017-08-01

申请号：CN201410049098.X

申请日：2014-02-12

Applicant: 三星电子株式会社

Inventor： 朴恩惠 ,  郑会柱 ,  权容震 ,  权孝珍 ,  李墉焌

IPC: G11C7/10 ,  G11C7/22

CPC classification number: G11C13/0061 ,  G11C13/0002 ,  G11C13/004 ,  G11C2213/72

Abstract: 公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。

公开(公告)号：CN112599159A

公开(公告)日：2021-04-02

申请号：CN202011041173.X

申请日：2020-09-28

Applicant: 三星电子株式会社

Inventor： 权容震

IPC: G11C5/06 ,  G11C7/18 ,  G11C8/14

Abstract: 本发明提供了一种存储装置，该存储装置包括：在第一方向上延伸的多条位线；在位线下方并连接到所述多条位线的多个下存储单元；以及在所述多条位线上方并连接到所述多条位线的多个上存储单元。该存储装置包括在第一方向上交替堆叠的多个单元阵列区域和多个位线接触区域，所述多个上存储单元和所述多个下存储单元位于单元阵列区域中，并且所述多个上存储单元中的至少一个或所述多个下存储单元中的至少一个布置在位线接触区域中的至少一个中。

公开(公告)号：CN104036815A

公开(公告)日：2014-09-10

申请号：CN201410049098.X

申请日：2014-02-12

Applicant: 三星电子株式会社

Inventor： 朴恩惠 ,  郑会柱 ,  权容震 ,  权孝珍 ,  李墉焌

IPC: G11C7/10 ,  G11C7/22

CPC classification number: G11C13/0061 ,  G11C13/0002 ,  G11C13/004 ,  G11C2213/72

Abstract: 公开了一种用于降低访问延时的非易失性存储装置和相关方法。所述非易失性存储装置包括：存储器核，包括多个可变电阻存储单元；输入/输出（I/O）电路，被构造为依次接收第一数据包信号和第二数据包信号，第一数据包信号和第二数据包信号共同包括用于存储器存取操作的信息，输入/输出电路还被构造为在解码第一数据包信号时发起核存取操作，在解码第二数据包信号时选择性地继续或停止核存取操作；读取电路，被构造为在解码第二数据包信号之前响应于第一数据包信号执行部分核存取操作。

公开(公告)号：CN103366806A

公开(公告)日：2013-10-23

申请号：CN201310122432.5

申请日：2013-04-10

Applicant: 三星电子株式会社

Inventor： 权容震 ,  李光振 ,  金惠珍

IPC: G11C13/00

CPC classification number: G11C7/22 ,  G11C13/00 ,  G11C13/0004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C29/021 ,  G11C29/023 ,  G11C29/028 ,  G11C2013/0088

Abstract: 提供了一种非易失性存储设备，包括：设置脉冲生成器，被配置为生成设置脉冲；重置脉冲生成器，被配置为基于设置脉冲生成重置脉冲；以及写驱动块，被配置为使用重置脉冲将第二数据写到第二非易失性存储单元，同时使用设置脉冲将第一数据写到第一非易失性存储单元。