公开(公告)号：CN118201354A

公开(公告)日：2024-06-14

申请号：CN202311571669.1

申请日：2023-11-23

Applicant: 三星电子株式会社

Inventor： 千广熙 ,  权赫宇 ,  金汶浚 ,  金圣渊 ,  崔允硕

IPC: H10B12/00

Abstract: 一种集成电路器件，包括：衬底，其具有由器件隔离沟槽限定的多个有源区；器件隔离结构，其包括蚀刻诱导膜并填充器件隔离沟槽，蚀刻诱导膜覆盖器件隔离沟槽底表面；字线沟槽，其与多个有源区和器件隔离结构相交并其在第一横向方向上延伸；栅极电介质膜，其覆盖字线沟槽的内壁；以及字线，其填充字线沟槽的位于栅极电介质膜上的部分，其中，多个有源区中的每个有源区包括在字线下方的鳍主体部分和从鳍主体部分向字线突出的鞍形鳍部分，并且蚀刻诱导膜通过字线沟槽被暴露。

公开(公告)号：CN115996568A

公开(公告)日：2023-04-21

申请号：CN202211256454.6

申请日：2022-10-13

Applicant: 三星电子株式会社

Inventor： 全寅铎 ,  权赫宇 ,  林汉镇

IPC: H10B12/00

Abstract: 本公开涉及一种集成电路半导体器件，包括：下电极，形成在沿第一方向和垂直于第一方向的第二方向延伸的衬底上；以及支撑结构，支撑下电极。支撑结构包括：支撑图案，围绕下电极，沿第一方向和第二方向延伸，并具有下电极穿过的孔；以及凹凸结构，在支撑图案的表面处具有沿垂直于第一方向和第二方向的第三方向延伸的凸部和布置在凸部之间的多个凹部。

公开(公告)号：CN112750830A

公开(公告)日：2021-05-04

申请号：CN202010939805.8

申请日：2020-09-09

Applicant: 三星电子株式会社

Inventor： 金昇辰 ,  林晟洙 ,  金锡来 ,  权赫宇 ,  李炳铉 ,  崔允荣

IPC: H01L27/108 ,  H01L29/41

Abstract: 提供了一种集成电路半导体装置。所述集成电路半导体装置包括：多个圆柱形结构，在基底上彼此分离；以及多个支撑件，具有暴露所述多个圆柱形结构的侧表面的开口区，所述多个支撑件与所述多个圆柱形结构的侧表面接触并且支撑所述多个圆柱形结构，其中，在竖直剖视图中，所述多个支撑件中的每个支撑件具有具备坡度的两个侧表面并且具有比底部宽度小的顶部宽度。

公开(公告)号：CN111180506B

公开(公告)日：2024-07-23

申请号：CN201910680569.X

申请日：2019-07-26

Applicant: 三星电子株式会社

Inventor： 李准原 ,  权赫宇 ,  金益秀 ,  崔炳德

IPC: H01L29/06 ,  H10B12/00

Abstract: 提供一种半导体器件和制造半导体器件的方法，该半导体器件包括：衬底；下结构，所述下结构在所述衬底上并且包括焊盘图案，所述焊盘图案的上表面对应于所述下结构的最上表面；多个下电极，所述多个下电极与所述焊盘图案的所述上表面接触；介电层和上电极，所述介电层和所述上电极顺序地堆叠在每个所述下电极的表面上；以及氢供应层，所述氢供应层包含氢，位于所述下电极之间，并且比所述介电层更靠近所述衬底。

公开(公告)号：CN110676255A

公开(公告)日：2020-01-10

申请号：CN201910559540.6

申请日：2019-06-26

Applicant: 三星电子株式会社

Inventor： 秋成旼 ,  权赫宇 ,  金长燮

IPC: H01L27/108 ,  H01L49/02 ,  H01L21/8242

Abstract: 半导体存储器件包括：下电极，每个下电极围绕内部空间；位于下电极的顶表面上的上支撑层，上支撑层位于由下电极围绕的内部空间中；在上支撑层上的上电极，上电极填充第一区域和第二区域，第二区域穿透上支撑层，并且第一区域从第二区域延伸到下电极之间。每个下电极包括：与第二区域垂直交叠的第一部分，第一部分的顶表面由上支撑层暴露；由上支撑层覆盖的第二部分，第二部分的顶表面与上支撑层接触。

公开(公告)号：CN109872967B

公开(公告)日：2024-06-11

申请号：CN201811285152.5

申请日：2018-10-31

Applicant: 三星电子株式会社

Inventor： 高永珉 ,  权赫宇 ,  李凖原

IPC: H01L21/768 ,  H01L23/538

Abstract: 提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。

公开(公告)号：CN117917950A

公开(公告)日：2024-04-23

申请号：CN202311329628.1

申请日：2023-10-13

Applicant: 三星电子株式会社

Inventor： 权赫宇 ,  金汶浚 ,  李准原 ,  崔允硕

IPC: H10N97/00 ,  H10B12/00 ,  H01L23/64

Abstract: 一种电容器结构包括：下电极结构，具有位于基板上的下电极和包括电极图案的电极结构，该电极图案沿与基板的上表面实质上垂直的竖直方向堆叠在下电极上；介电图案，接触下电极结构；以及上电极，接触介电图案。

公开(公告)号：CN117915660A

公开(公告)日：2024-04-19

申请号：CN202311828228.5

申请日：2019-06-26

Applicant: 三星电子株式会社

Inventor： 秋成旼 ,  权赫宇 ,  金长燮

IPC: H10B12/00 ,  H10N97/00

Abstract: 半导体存储器件包括：下电极，每个下电极围绕内部空间；位于下电极的顶表面上的上支撑层，上支撑层位于由下电极围绕的内部空间中；在上支撑层上的上电极，上电极填充第一区域和第二区域，第二区域穿透上支撑层，并且第一区域从第二区域延伸到下电极之间。每个下电极包括：与第二区域垂直交叠的第一部分，第一部分的顶表面由上支撑层暴露；由上支撑层覆盖的第二部分，第二部分的顶表面与上支撑层接触。

公开(公告)号：CN116096079A

公开(公告)日：2023-05-09

申请号：CN202211320162.4

申请日：2022-10-26

Applicant: 三星电子株式会社

Inventor： 金弘来 ,  权赫宇

IPC: H10B12/00 ,  H01L27/088 ,  H01L23/528 ,  H01L23/48

Abstract: 一种半导体器件，包括：栅极结构，在衬底上；绝缘中间层，在衬底上且覆盖栅极结构的侧壁；封盖层，在栅极结构和绝缘中间层上；布线，在封盖层上；绝缘图案，在开口的底部和侧壁上，该开口延伸穿过布线、封盖层的至少上部分；以及蚀刻停止层，在绝缘图案和布线上。绝缘图案包括在开口的底部上的下部分和与开口的侧壁接触的侧部分。绝缘图案的下部分在竖直方向上距开口的底部的厚度大于绝缘图案的侧部分在水平方向上距开口的侧壁的厚度。

公开(公告)号：CN109872967A

公开(公告)日：2019-06-11

申请号：CN201811285152.5

申请日：2018-10-31

Applicant: 三星电子株式会社

Inventor： 高永珉 ,  权赫宇 ,  李凖原

IPC: H01L21/768 ,  H01L23/538

Abstract: 提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。