公开(公告)号：CN100550381C

公开(公告)日：2009-10-14

申请号：CN200610101616.3

申请日：2006-06-30

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L27/02 ,  H01L27/08

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/0922 ,  H01L29/404 ,  H01L29/42368 ,  H01L29/7824 ,  H01L29/7835 ,  H01L29/8611 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体器件在单芯片上集成高耐压半导体元件(101)和逻辑电路(201、301)，构成为通过包围的多个隔壁分离包含高电位侧逻辑电路(301)的高耐压电位岛(402)，具有多重沟槽分离区(405)，其具有连接高电位侧逻辑电路和高耐压半导体元件的高电位侧电极的电平移动布线区(404)。

公开(公告)号：CN100377349C

公开(公告)日：2008-03-26

申请号：CN03153056.7

申请日：2003-08-04

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L23/60

CPC classification number: H01L23/5225 ,  H01L23/60 ,  H01L27/0629 ,  H01L29/404 ,  H01L29/42368 ,  H01L29/7816 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种屏蔽来自布线层的电场并不易产生绝缘击穿的技术。浮动电极(201)和电极(202)之间由静电电容(C1)静电耦合，浮动电极(201)和电极(203)之间由静电电容(C2)静电耦合，电极(200)和浮动电极(201)之间由静电电容(C3)静电耦合。浮动电极(201)的电位小于供给电极(200)的电位。电极(201)覆盖在电极(200)的上方。例如在截面上，从电极(200)的宽度方向的边缘向电极(201)的宽度方向的边缘看去的仰角α、β最好不大于45度。

公开(公告)号：CN1897278A

公开(公告)日：2007-01-17

申请号：CN200610101616.3

申请日：2006-06-30

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L27/02 ,  H01L27/08

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/0922 ,  H01L29/404 ,  H01L29/42368 ,  H01L29/7824 ,  H01L29/7835 ,  H01L29/8611 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的半导体器件在单芯片上集成高耐压半导体元件(101)和逻辑电路(201、301)，构成为通过包围的多个隔壁分离包含高电位侧逻辑电路(301)的高耐压电位岛(402)，具有多重沟槽分离区(405)，其具有连接高电位侧逻辑电路和高耐压半导体元件的高电位侧电极的电平移动布线区(404)。

公开(公告)号：CN1574275A

公开(公告)日：2005-02-02

申请号：CN200410038652.0

申请日：2004-05-08

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L21/76 ,  H01L27/088 ,  H01L29/78

CPC classification number: H01L29/7816 ,  H01L21/763 ,  H01L21/823481 ,  H01L27/088 ,  H01L29/063 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/7801 ,  H01L29/7823 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供了可以提高电涌耐压的半导体技术。利用p杂质区3在n－半导体层2内划分出RESURF隔离区。利用沟槽隔离结构8a和p杂质区3在RESURF隔离区内的n－半导体层2中划分出沟槽隔离区。在沟槽隔离区内设置nMOS晶体管103，在RESURF隔离区内在沟槽隔离区外设置控制电路。在与nMOS晶体管103的漏电极14连接的n+杂质区7的下方，在n－半导体层2与p－半导体衬底1的界面处形成n+掩埋杂质区4。

公开(公告)号：CN111092114B

公开(公告)日：2023-08-25

申请号：CN201910993965.8

申请日：2019-10-18

Applicant: 三菱电机株式会社

Inventor： 陈则 ,  清水和宏

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 防止Ic(break)的降低，并且维持静态耐压的稳定性。半导体装置具备阱区域(5)、缓冲区域(7)、绝缘膜(108B、9B)、电极(8B)、电场缓和构造(10)。缓冲区域的杂质浓度随着从有源区远离而变小。电极的端部与缓冲区域的端部相比，位于接近有源区的位置。电场缓和构造具备多个RESURF层(61、62、63、…6n)，该多个RESURF层(61、62、63、…6n)在俯视观察中各自包围缓冲区域，并且形成于半导体衬底的表层。

公开(公告)号：CN104425454A

公开(公告)日：2015-03-18

申请号：CN201410363851.2

申请日：2014-07-28

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L23/538

CPC classification number: H01L29/0649 ,  H01L21/762 ,  H01L23/5223 ,  H01L23/5225 ,  H01L27/0203 ,  H01L27/1203 ,  H01L28/86 ,  H01L2224/05554 ,  H01L2224/48463 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/00

Abstract: 得到一种能够降低制造成本，能够使动作稳定化的半导体装置。在填埋氧化膜(2)上设有活性硅层(3)。活性硅层具有低压区域(4)、高压区域(5)及连接区域(6)。沟槽隔离部(7)将低压区域、高压区域及连接区域彼此绝缘隔离。在低压区域设有低电位信号处理电路(8)，在高压区域设有高电位信号处理电路(9)。电容(15、17)设置在连接区域上，将交流信号从低电位信号处理电路传送至高电位信号处理电路。电容具有与低电位信号处理电路连接的低电位电极(15a、17a)和与高电位信号处理电路连接的高电位电极(15b、17b)。低电位电极和高电位电极分别具有层叠的多个配线层，两者的配线层彼此的侧壁相对而进行电容耦合。

公开(公告)号：CN102299168B

公开(公告)日：2014-01-29

申请号：CN201110140111.9

申请日：2011-05-16

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L29/06 ,  H01L25/00 ,  H02M1/08

CPC classification number: H01L29/8611 ,  H01L27/0629 ,  H01L29/0615 ,  H01L29/0692 ,  H01L2924/0002 ,  H03K17/6871 ,  H03K2217/0081 ,  H01L2924/00

Abstract: 本发明得到一种可以降低耗电功率的功率用半导体装置。功率用半导体装置利用高耐压二极管DB对电容器CB充电，以得到高侧驱动电路(10a)的驱动电压，高耐压二极管DB具有：P-型半导体衬底(12)；N型负极区域(14)，设在P-型半导体衬底(12)的表面；P型正极区域(16)，设在N型负极区域(14)内；P+型接触区域(20)和N+型接触区域(22)，设在P型正极区域(16)内；负极电极(24)，连接于N型负极区域(14)；以及正极电极(26)，连接于P+型接触区域(20)和N+型接触区域(22)。

公开(公告)号：CN1665028A

公开(公告)日：2005-09-07

申请号：CN200510004785.0

申请日：2005-01-26

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L27/04 ,  H01L29/78

CPC classification number: H01L29/7816 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/404 ,  H01L29/42368

Abstract: 本发明的课题是提供能容易地得到所希望的耐压的半导体器件。在被p杂质区3划分了的高电位岛区201内的n－半导体层2中形成了n+杂质区52，在n+杂质区52与p杂质区3之间的n－半导体层2的上方以多层方式形成了第1场板55a～55e和多个第2场板。上层的第2场板位于下层的第1场板间的间隙的上方，在其上通过了布线30。第2场板中最接近于p杂质区3的第2场板在布线30的下方具有切断部位，在该切断部位的下方的第1场板间的间隙中与该第1场板分离地形成了电极56。

公开(公告)号：CN1658390A

公开(公告)日：2005-08-24

申请号：CN200410078632.6

申请日：2004-09-14

Applicant: 三菱电机株式会社

Inventor： 清水和宏

IPC: H01L27/06 ,  H01L21/76

CPC classification number: H01L21/823878 ,  H01L21/761 ,  H01L27/092

Abstract: 提供一种半导体器件，能提高半导体器件的电气特性。在p型半导体衬底(1)上的n－半导体层(3)上，从其上表面延伸到与半导体衬底(1)的界面，设置p+杂质区(4)。p+杂质区(4)在n－半导体层(3)内，区分高电位岛区(101)、低电位岛区(104)及狭缝区(105)。高电位岛区(101)中的n－半导体层(3)、以及低电位岛区(104)中的n－半导体层(3)利用狭缝区(105)中的n－半导体层(3)进行连接，在高电位岛区(101)中的n－半导体层(3)上形成逻辑电路(103)。而且，狭缝区(105)中的n－半导体层(3)沿Y方向的宽度W设定得比高电位岛区(101)中的n－半导体层(3)沿Y方向的宽度HW小。

公开(公告)号：CN1542967A

公开(公告)日：2004-11-03

申请号：CN200410031307.4

申请日：2004-03-26

Applicant: 三菱电机株式会社

Inventor： 幡手一成 ,  秋山肇 ,  清水和宏

IPC: H01L27/04

CPC classification number: H01L21/761 ,  H01L27/0921 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的课题是得到能够避免因高压侧浮动偏移电压VS的负变动引起的误动作和锁定击穿的半导体器件。在NMOS 14与PMOS 15之间，在n型杂质区28的上表面内以与p型阱29相接的方式形成p+型杂质区33。在p+型杂质区33上形成电极41，电极41与高压侧浮动偏移电压端子VS连接。p+型杂质区33的杂质浓度比p型阱29的杂质浓度高，另外，p+型杂质区33形成得比p型阱29浅。在p+型杂质区33与PMOS15之间，在n型杂质区28的上表面内形成n+型杂质区32。在n+型杂质区32上形成电极40，电极40与高压侧浮动供给绝对电压VB端子连接。