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公开(公告)号：CN114722770A
公开(公告)日：2022-07-08
申请号：CN202110013940.4
申请日：2021-01-06
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/394 , G06F30/398
Abstract: 本发明实施例提供一种创建FPGA电路的时延模型和获取时延的方法及设备，该方法包括：基于任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚确定从与输出引脚紧邻且位于其下游的第一连接盒到与输入引脚紧邻且位于其上游的第二连接盒的路径计算路径的路径时延；将任意二个Slice的坐标、一者的输出引脚和另一者的输入引脚和路径时延保存于路径时延表中。本发明实施例的技术方案可以减少保存大量长线段的组合类型及其对应的时延所需的存储空间。
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公开(公告)号：CN114548010A
公开(公告)日：2022-05-27
申请号：CN202011304817.X
申请日：2020-11-19
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F16/901
Abstract: 本发明提供一种基于时延数据库的快速FPGA时延评估方法，所述方法包含：获取单元间线网所覆盖线段的路径信息、所述线段的电阻电容信息；基于所述路径信息、电阻电容信息获取线网配置信息；获取线网两端的起点单元与终点单元的相对坐标(x,y)；根据所述线网配置信息、相对坐标建立若干个时延表，包含：时钟表、差分表、路径表、附加时延表、基本时延表、引脚表；根据线网类型、线网两端单元的相对坐标，通过查表计算得到线网两端的时延。本发明能够快速评估线网时延，评估结果准确可靠，且不需占用大量计算资源。
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Patent Agency Ranking
公开(公告)号：CN114417764A
公开(公告)日：2022-04-29
申请号：CN202011177185.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。
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公开(公告)号：CN114417764B
公开(公告)日：2025-04-08
申请号：CN202011177185.5
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/347 , G06F30/392 , G06F30/394
Abstract: 本发明实施例提供一种FPGA芯片布局的方法、装置及设备，该方法包括：获取时延查找表矩阵函数Id(x，y)，时延查找表矩阵函数Id(x，y)表示电路元素间时延关于电路元素间距离的函数关系，电路元素间时延包括源电路元素和终端电路元素的内部时延及其之间的基本时延，电路元素间距离包括x和y，其分别为终端电路元素的输入引脚j相对于源电路元素的输出引脚i在X和Y方向的距离；将时延查找表矩阵函数Id(x，y)转化为连续的矩阵函数；通过连续的矩阵函数获取连续的时延惩罚函数T(x，y)；基于时延惩罚函数T(x，y)计算电路元素之间的最短时延。本发明实施例的技术方案能够快速且准确地估计出电路中所有路径的时延，并且可以从时延出发，进一步提高布局的质量。
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公开(公告)号：CN114065694B
公开(公告)日：2024-11-19
申请号：CN202010767908.0
申请日：2020-08-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3953 , G06F30/392 , G06F30/347
Abstract: 本发明公开了一种FPGA布线资源图压缩方法，通过对建图得到的初始的多层图DevGraph进行多次压缩操作，依次经过EquGraph、FanoutGraph、RouGraph图数据结构，直至单层二维图结构OneLayerGraph，最终将初始的多层图压缩得到单层二维图结构，再在该单层二维图结构上通过全局布线算法进行全局布线。本发明通过压缩布线资源图，减少问题规模，加速拥挤度评估并保证拥挤度评估的准确度。
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公开(公告)号：CN114492271A
公开(公告)日：2022-05-13
申请号：CN202011174203.4
申请日：2020-10-28
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/343 , G06F30/347 , G06F30/327 , G06F30/331
Abstract: 本发明实施例提供一种时延数据库的创建方法、使用方法及设备，时延数据库的创建方法包括创建路径表，创建路径表包括：通过第一线段将第一逻辑重复单元的第一引脚连接到内部连线重复单元的集合；通过第二线段将集合连接到第二逻辑重复单元的第二引脚。本发明实施例的技术方案可以提高时延评估的计算速度和准确性，并且具有良好的扩展性。
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公开(公告)号：CN114065694A
公开(公告)日：2022-02-18
申请号：CN202010767908.0
申请日：2020-08-03
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3953 , G06F30/392 , G06F30/347
Abstract: 本发明公开了一种FPGA布线资源图压缩方法，通过对建图得到的初始的多层图DevGraph进行多次压缩操作，依次经过EquGraph、FanoutGraph、RouGraph图数据结构，直至单层二维图结构OneLayerGraph，最终将初始的多层图压缩得到单层二维图结构，再在该单层二维图结构上通过全局布线算法进行全局布线。本发明通过压缩布线资源图，减少问题规模，加速拥挤度评估并保证拥挤度评估的准确度。
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