公开(公告)号：CN119808678A

公开(公告)日：2025-04-11

申请号：CN202411655595.4

申请日：2024-11-19

Applicant: 深圳市紫光同创电子有限公司

Inventor： 马新楠 ,  张鑫 ,  夏炜

IPC: G06F30/347

Abstract: 本申请公开了一种延时表生成方法、布线方法、电子设备及计算机可读介质，属于集成电路技术领域，包括：获取目标芯片对应的芯片网表，芯片网表包括多个布线单元以及布线单元间的连接关系；从芯片网表的布线单元中筛选出满足预设条件的通用单元；基于通用单元间的连接关系将多个通用单元添加到网表中，得到虚拟网表，以虚拟网表中心位置处的通用单元为起始单元，获取起始单元到每个目标单元的延时数据，目标单元为虚拟网表中起始单元以外的通用单元；将每个目标单元对应的延时数据存储在预设表格中，得到延时表。缩短获取延时数据的时间，进而缩短延时表生成的时间，提高了开发效率。基于虚拟网表得到延时数据，提高了延时表数据的准确性。

公开(公告)号：CN115017852B

公开(公告)日：2025-02-18

申请号：CN202210723994.4

申请日：2022-06-24

Applicant: 无锡中微亿芯有限公司

Inventor： 单悦尔 ,  徐彦峰 ,  惠锋

IPC: G06F30/347 ,  G06F30/392 ,  G06F111/04

Abstract: 本申请公开了一种异构型FPGA的布局方法，涉及FPGA技术领域，该方法将用户输入网表转换为等效网表，等效网表中任意两个作用有牵引关系的功能模块的模块尺寸差异均不超过差异阈值，然后在等效网表的等效模块的位置约束信息的约束下，按照等效网表利用模块尺寸相近的功能模块进行求解布局，并还原得到原始可布模块的合法布局位置从而完成布局。本申请将异构型FPGA的不同模块尺寸的功能模块混合布局的问题转换为同等规格模块尺寸的功能模块的布局问题，从而提高功能模块之间牵引加力的准确性，继而提高布局质量。

公开(公告)号：CN119337791A

公开(公告)日：2025-01-21

申请号：CN202411530816.5

申请日：2024-10-29

Applicant: 合肥大唐存储科技有限公司

Inventor： 杨科 ,  杨新约 ,  吴自征

IPC: G06F30/347

Abstract: 一种Nand闪存控制器IP的性能测试架构、方法及装置，该架构包括：FPGA平台、测试子卡；FPGA平台包括：子系统IP模块和Nand闪存控制器IP模块，测试子卡包括：多个FPGA芯片和多组Nand闪存颗粒组，每个FPGA芯片分别包括：闪存通道IP模块，实现Nand闪存颗粒组对应的一组通道的功能；Nand闪存控制器IP模块，接收子系统IP模块的sub指令并在组合编排后发送至对应的闪存通道IP模块；每个闪存通道IP模块，利用FPGA资源对指令进行协议转换，并根据转换后的指令与Nand闪存颗粒组进行数据通信。本申请实施例能够缩减占用资源，有利于布局布线和时序收敛。

公开(公告)号：CN119150792A

公开(公告)日：2024-12-17

申请号：CN202411171053.X

申请日：2024-08-26

Applicant: 成都维德青云电子有限公司

Inventor： 万权 ,  徐国

IPC: G06F30/398 ,  G06F30/347 ,  G06F30/392 ,  G06F1/08

Abstract: 本发明提供了基于FPGA的DDR采样的动态训练系统，包括PLL模块、训练模块、DDR_PAD模块和DDR模块，PLL模块生成本地时钟和用于数据采样的相位可偏移时钟，相位调整子模块可调整相位可偏移时钟的相位，DDR模块存储来自训练模块的预设数据和发出返回数据，训练模块实现预设数据的发出以及对DDR模块返回数据的比较，通过相位调整子模块控制相位可偏移时钟得到DDR模块返回的稳定的数据，DDR_PAD模块接收数据和实现数据的转换，并将转化后的数据进行本地时钟同步处理再发送给训练模块处理，完成DDR颗粒的初始化训练。本发明实现了低成本高频的训练DDR数据的功能，且采样的数据更稳定，速率更高。

公开(公告)号：CN113919272B

公开(公告)日：2024-12-17

申请号：CN202111244935.0

申请日：2021-10-26

Applicant: 无锡中微亿芯有限公司

Inventor： 单悦尔 ,  惠锋 ,  季振凯 ,  闫华 ,  刘佩

IPC: G06F30/347 ,  G06F30/343 ,  G06F30/327

Abstract: 本申请公开了一种利用空置逻辑资源来提升布线效率的FPGA布线方法，涉及FPGA领域，该方法在常规布线迭代过程中增加了干预步骤，对于判断不易解决资源冲突问题的待处理区域，由该区域的空置逻辑资源形成新增信号通路添加到布线图上，也即将输入端与输出端原本在布线图上不连通的空置逻辑资源转换成具有连通路径的布线资源，如此在继续迭代不现实，可使得候选区域内的线网具有更多可选的路径，使得资源冲突更易解决，提升布线效率，加快完成布线。

公开(公告)号：CN116976258B

公开(公告)日：2024-11-26

申请号：CN202311011590.3

申请日：2023-08-10

Applicant: 无锡中微亿芯有限公司

Inventor： 虞健 ,  刘双 ,  惠锋 ,  黄宏赟 ,  王新晨

IPC: G06F30/343 ,  G06F30/347 ,  G06F30/327

Abstract: 本申请公开了一种考虑建立时间和保持时间的布局方法，涉及FPGA技术领域，该布局方法在现有解析式布局算法的基础上进行优化，通过预先分析用户输入网表来确定可能存在建立时间风险和保持时间风险的目标优化路径，据此对抽象得到的网表模型中的边进行权重调整，使得基于网表模型构建的力导向布局算法模型在进行求解过程中，能够在不同边的不同权重的影响下倾向性地得到能够一并解决建立时间问题和保持时间问题的布局结果，无需再后续进行迭代优化调整，有利于提高布局效率，减小FPGA芯片的设计耗时。

公开(公告)号：CN117829056B

公开(公告)日：2024-11-12

申请号：CN202311868744.0

申请日：2023-12-29

Applicant: 无锡中微亿芯有限公司

Inventor： 董志丹 ,  惠锋 ,  虞健 ,  刘双

IPC: G06F30/347

Abstract: 本申请公开了一种快速形成测试路径的FPGA测试方法，涉及FPGA技术领域，该方法事先规划若干种预设跨度框，每种预设跨度框在对应的配置码流的配置下利用对应的资源模块组中的资源在内部形成预设路径，然后根据将起点资源模块至终点资源模块经过的资源模块的排布形式筛选所需使用的目标预设跨度框，然后直接按照目标预设跨度框对应的配置码流对相应的资源模块配置就能直接形成预设跨度框内的预设路径，当需要形成特定跨度的路径时，将所需跨度分解为多个预定路径来组合形成，再结合小跨度范围内的布线操作即可形成路径起点至路径终点的测试路径，简化了形成测试路径的方法，自动化程度高，尤其适用于需要形成大跨度测试路径的应用场景。

公开(公告)号：CN111832241B

公开(公告)日：2024-11-12

申请号：CN202010631700.6

申请日：2020-07-03

Applicant: 京微齐力(北京)科技股份有限公司

Inventor： 蒋中华 ,  郭敬霞 ,  王海力

IPC: G06F30/347 ,  G06F30/3312 ,  G06F30/396

Abstract: 本发明实施例提供了一种现场可编程门阵列芯片时序设计方法，该方法包括：将现场可编程门阵列芯片的电路图，划为若干局部区域；测量各局部区域的时序性能，提取时序参数；至少根据各局部区域的范围及其时序参数，建立现场可编程门阵列芯片时序模型；基于芯片时序模型，利用时序引擎进行现场可编程门阵列芯片的布局、布线。该方法建立的现场可编程门阵列芯片时序模型更加精准，进而减少芯片的设计时序与实际运行的时序的误差。

公开(公告)号：CN114492274B

公开(公告)日：2024-11-05

申请号：CN202210116830.5

申请日：2022-02-07

Applicant: 东南大学

Inventor： 朱自然 ,  梅扬杰

IPC: G06F30/347

Abstract: 本发明公开了一种考虑时钟约束的超大规模异构FPGA布局方法，包括以下步骤：(1)根据给定的网表和架构，采用连接感知和类型平衡的聚类方法来构建层级结构；(2)在每个层级中，采用混合惩罚增广拉格朗日方法将异构和时钟感知的布局建模为一系列无约束优化子问题，并执行Adam求解每个子问题；(3)执行基于匹配的时钟感知的IP块合法化；(4)采用多阶段封装策略得到HCLB级网表；(5)执行时钟驱动的全局布局提高布局质量；(6)最后采用基于历史的CLB合法化方法来确保布局合法性。本发明能够在满足时钟约束的前提下，快速得到高质量的布局结果，有效减少布线线长，可满足目前超大规模FPGA布局阶段的需求。

公开(公告)号：CN115099178B

公开(公告)日：2024-10-01

申请号：CN202210758633.3

申请日：2022-06-30

Applicant: 无锡中微亿芯有限公司

Inventor： 曹正州 ,  单悦尔 ,  张艳飞 ,  徐玉婷

IPC: G06F30/347 ,  G11C16/34

Abstract: 本申请公开了一种考虑编程干扰的flash型FPGA布线方法，涉及可编程逻辑器件技术领域，该方法在利用预设布线算法对用户输入网表中每个待布线网实施布线的过程中搜寻任意目的点时，从待布线网的源点开始，依据节点基于预设布线算法计算得到的布线代价分量以及节点对应的flash开关的编程代价选取扇出节点并依次展开搜寻，直到搜寻到目的点，每个flash开关的编程代价表征该flash开关在FPGA编程烧写过程中受到的编程干扰。该方法在常规的布线方法的基础上进行优化，在布线时即考虑了编程烧写过程带来的编程干扰，使得在按照设计结果制作flash型FPGA时仍然能满足时序要求，保证了整体电路性能。