公开(公告)号：CN115099177A

公开(公告)日：2022-09-23

申请号：CN202210774464.2

申请日：2022-07-01

Applicant: 上海安路信息科技股份有限公司

Inventor： 刘榜

IPC: G06F30/343 ,  G06F119/12

Abstract: 本申请涉及集成电路领域，公开了一种FPGA的时序优化方法和系统。该方法包括：基于布局布线后分配的查找表的物理位置进行时序更新；基于时序更新结果确定目标时序违规路径，遍历目标时序违规路径上的查找表以选取查找表对，所选取的查找表对是满足条件ⅰ)每个查找表均有时间裕量为正的输入线网、ⅱ)两个查找表之间的线网不是高扇出线网和ⅲ)后一个查找表的输入线网数目少于N的任意前后相连的两个查找表；分别对所选取的查找表对执行能够实现时序提升的逻辑重构操作，并为重构后的新查找表分配对应的物理位置。本申请的实施方式可以有效减少时序路径经过的逻辑单元级数，更大程度地减少时序违规路径的数据信号延时。

公开(公告)号：CN119167854A

公开(公告)日：2024-12-20

申请号：CN202411023770.8

申请日：2024-07-29

Applicant: 上海安路信息科技股份有限公司

Inventor： 葛坤峰 ,  刘榜 ,  耿孝谨

IPC: G06F30/347 ,  G06F30/343

Abstract: 本发明公开了一种基于FPGA器件移动的时序优化控制方法及装置，获取若干待移动FPGA器件的位置信息和Slack时序值；根据位置信息，在若干待移动FPGA器件中选取目标FPGA器件；其中，每一目标FPGA器件之间的距离为栅格间距；筛选Slack时序值大于时序紧张阈值的目标FPGA器件，获得同步移动器件；将每一同步移动器件合并为伪装器件，并基于单体器件时序优化算法对伪装器件进行移动控制。本发明基于位置信息和Slack时序值进行FPGA器件的筛选，现了多个FPGA器件的同步移动，继而实现了多个FPGA器件的同步时序优化，提高了FPGA的布局效率。

公开(公告)号：CN116258107A

公开(公告)日：2023-06-13

申请号：CN202310149438.5

申请日：2023-02-21

Applicant: 上海安路信息科技股份有限公司

Inventor： 刘榜 ,  葛坤峰

IPC: G06F30/347 ,  G06F30/392 ,  G06F30/3953 ,  G06F111/06

Abstract: 本发明公开了FPGA硬宏单元的初始位置布局方法和装置。该方法包括：针对FPGA电路中的所有目标逻辑器件，建立时序超图；其中，目标逻辑器件包括硬宏单元、寄存器、输入输出单元；基于时序超图，将存在至少一条信号传输路径的两个硬宏单元作为一个硬宏单元组合，得到若干个硬宏单元组合，并获取各个硬宏单元组合的时序亲密度；根据各个硬宏单元组合的时序亲密度和各个硬宏单元的当前物理位置，采用模拟退火算法得到各个硬宏单元的最优物理位置，以将各个硬宏单元的最优物理位置对应作为各个硬宏单元的初始位置。本发明能够基于时序超图合理布局硬宏单元的初始位置，有利于优化FPGA布局布线效果。

公开(公告)号：CN118520839A

公开(公告)日：2024-08-20

申请号：CN202410581555.3

申请日：2024-05-11

Applicant: 上海安路信息科技股份有限公司

Inventor： 刘榜 ,  葛坤峰 ,  耿孝谨

IPC: G06F30/394

Abstract: 本发明公开了一种布线引导缓冲器的设置方法、装置、终端设备及存储介质，在现场可编程门阵列中，获取每个线网的边界框位置参数和拥塞区域的拥塞位置参数；根据拥塞位置参数和边界框位置参数，确定若干过路线网；在若干过路线网中，选取若干目标过路线网，并基于每一目标过路线网对应的边界框半周长，生成过路线网处理列表；依次对过路线网处理列表中的每一目标过路线网进行重新布线操作，直至所有目标过路线网执行完重新布线操作后，完成现场可编程门阵列对应拥塞区域的改善；其中，重新布线操作，具体为：对于每一目标过路线网，计算布线引导缓冲器的插入位置参数，并基于插入位置参数对目标过路线网插入布线引导缓冲器，从而重新布线。

公开(公告)号：CN118171615A

公开(公告)日：2024-06-11

申请号：CN202410375037.6

申请日：2024-03-29

Applicant: 上海安路信息科技股份有限公司

Inventor： 耿孝谨 ,  葛坤峰 ,  刘榜

IPC: G06F30/343 ,  G06F30/347 ,  G06F111/04

Abstract: 本申请涉及FPGA逻辑综合与布局设计技术，公开了一种FPGA布局阶段局部电路重映射的方法及系统，该方法包括：根据布局阶段观测到的电路存在逻辑级数过高或局部利用率过大的问题，基于对应的特定规则选取子电路进行抽取；对抽取的子电路进行重映射，先将子电路的查找表结构打散成门级网表，再根据逻辑级数过高或利用率过大选择对应的重映射策略，得到经重映射优化的子电路；对重映射后的子电路进行增量式布局，先利用原电路的边界端口位置确定子电路关键器件的初始位置，然后调用布局器仅对该子电路内的器件进行布局。本申请能够实现布局阶段的快速有针对性电路优化，提高映射效果，改善电路性能，具有重要的技术进步意义。

公开(公告)号：CN116484797A

公开(公告)日：2023-07-25

申请号：CN202310391557.1

申请日：2023-04-11

Applicant: 上海安路信息科技股份有限公司

Inventor： 葛坤峰 ,  刘榜 ,  耿孝瑾 ,  刘辰

IPC: G06F30/394 ,  G06F30/398

Abstract: 本申请涉及FPGA技术领域，公开了一种FPGA布线便利性接收器管脚聚合优化方法及其系统，可以提高RSB转换接口连接效率，节约布线的局部资源。所述方法对FPGA中的至少一个器件执行以下操作：确定一个器件所在PLB的至少一个邻近PLB作为候选PLB；选择候选PLB中的一个作为目标PLB，尝试将该器件移动到目标PLB中；如果移动后能够满足FPGA的物理约束并且移动前FPGA的管脚簇加权总量大于移动后FPGA的管脚簇加权总量，则此次移动成功。