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公开(公告)号：CN117410339A
公开(公告)日：2024-01-16
申请号：CN202311385502.6
申请日：2023-10-24
Applicant: 中国科学院宁波材料技术与工程研究所
IPC: H01L29/78 , H01L29/06 , H01L29/423 , H01L29/10 , H01L21/336 , G11C16/08 , G11C16/24 , G11C16/26 , G11C16/06
Abstract: 本公开提供了一种存储晶体管及其制备方法、存储阵列及其数据操作方法，其中，所述存储晶体管包括：半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；位于所述半导体衬底的第一表面上的半导体层；至少一个部分位于所述半导体层内的第一沟槽，以及至少一个延伸至所述半导体层中的第二沟槽；栅叠层，位于所述第一沟槽内；所述栅叠层包括覆盖所述第一沟槽的底部和侧壁的栅极介质层以及由所述栅极介质层包裹的栅极导体；沟道控制区，位于所述第二沟槽的内部，并与所述半导体层接触，以形成用于存储电荷的结电容。
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公开(公告)号：CN117352031A
公开(公告)日：2024-01-05
申请号：CN202311379421.5
申请日：2023-10-23
Applicant: 中国科学院宁波材料技术与工程研究所
IPC: G11C11/412 , G11C11/418 , G11C11/419 , G11C5/06 , G11C5/10 , H10B12/00 , H10B10/00
Abstract: 本发明公开了一种随机存取存储器电路、存储器、存储阵列及数据操作方法，涉及电子技术领域，包括：第一晶体管和第二晶体管均包括源极、漏极、栅极和沟道电极；每个晶体管的沟道电极与栅极露出的沟道区电接触；第一晶体管的栅极与第二晶体管的沟道电极连接，第二晶体管的栅极与第一晶体管的沟道电极连接，每个晶体管可实现传统两个晶体管构成的非门，且第一晶体管和第二晶体管构成互耦反相器；还包括读写单元，其中包括控制开关和位线组，控制开关与存储单元和位线组连接。本发明用四个晶体管即能够具备存储器的存储读写功能，电路面积和体积大大减小，电路集成度更高，可实现高效的存储功能、同时具备多态存储的特性，调控扩展为多维度。
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公开(公告)号：CN103178116A
公开(公告)日：2013-06-26
申请号：CN201310085224.2
申请日：2013-03-15
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
IPC: H01L29/78 , H01L29/423
Abstract: 本发明公开了一种改良栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区以及连通在所述源区和漏区之间的沟道区，所述沟道区内设有第一顶栅作为晶体管的输出极，其输出的逻辑值在沟道区导通时为逻辑1，在沟道区截断时为逻辑0；所述晶体管还设有至少两个作为控制沟道区的输入极；其中至少有一个输入极为第二顶栅；还有至少有一个输入极为第三顶栅和/或底栅；所述第二顶栅和第三顶栅均位于所述介质层上，且处在所述沟道区的旁边。本发明晶体管，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少，从而提高逻辑电路的成品率，降低制作成本，并且可以方便改善调整逻辑电路器件的电学性能。
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公开(公告)号：CN119907264A
公开(公告)日：2025-04-29
申请号：CN202311375217.6
申请日：2023-10-23
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
Abstract: 本发明涉及一种逻辑门晶体管、新结构逻辑门及其数据操作方法，逻辑门晶体管包括：位于半导体层中的栅叠层和至少一个沟道控制区；其中，所述栅叠层包括栅极电极和栅极电介质，所述栅极电极控制所述半导体层，所述栅极电介质夹在所述栅极电极和所述半导体层之间；位于栅极电介质中的存储效应材料；在沟道控制区设置有沟道电极，沟道电极和沟道形成结电容，实现逻辑功能的时候，沟道电极的一个功能是为了可以从沟道提取电压。本发明的新结构逻辑门提供了一种减少所需电路面积和降低设备能耗的思路，可实现仿生功能和存算一体功能，具有良好的应用前景。
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公开(公告)号：CN119907263A
公开(公告)日：2025-04-29
申请号：CN202311375152.5
申请日：2023-10-23
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
Abstract: 本发明涉及一种带存储效应的晶体管及其半导体器件，所述带存储效应的晶体管由于在绝缘层或者半导体层添加具有存储效应的材料而使晶体管本身具有存储效应，结合通过在沟道区设置的沟道电极，沟道电极可以和沟道形成结电容，该晶体管还具有平面晶体管结构和垂直晶体管结构，使得代表状态0和状态1两条线的差别可以通过添加沟道电极结电容的电荷调控得到拓展，由既有的2态变为多态，同时调控由二维变为三维，并且可以进一步扩展为多维度；本发明提供了一种减少所需电路面积和降低设备能耗的思路，极大地扩展了晶体管的应用场景。
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Patent Agency Ranking
公开(公告)号：CN108987520A
公开(公告)日：2018-12-11
申请号：CN201710367296.4
申请日：2017-05-23
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
IPC: H01L31/06 , H01L21/761
Abstract: 本发明提供了一种斜面PN结及其制造方法，斜面PN结由P型半导体和N型半导体衔接形成P-N结构，其中，P型半导体和N型半导体的衔接面为斜面，当P型半导体的一侧面为线性递增型侧面时，N型半导体与P型半导体衔接的一侧面为线性递减型侧面，当P型半导体的一侧面为线性递减型侧面时，N型半导体与P型半导体衔接的一侧面为线性递增型侧面，这样，将形成PN结的P型半导体和N型半导体的交界面设置为斜面结构，增大了P型半导体和N型半导体的交界面面积，从而增加光生载流子界面，有助于提高光电转化效率，提高太阳能电池片性能。
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公开(公告)号：CN108963017A
公开(公告)日：2018-12-07
申请号：CN201710367374.0
申请日：2017-05-23
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
IPC: H01L31/0352 , H01L31/068 , H01L31/072 , H01L31/075 , H01L31/18 , H01L31/20
CPC classification number: H01L31/03529 , H01L31/068 , H01L31/072 , H01L31/075 , H01L31/18 , H01L31/20
Abstract: 本发明提供了一种非平面PN结及其制造方法，非平面PN结由P型半导体和N型半导体衔接形成P‑N结构，其中，所述P型半导体和所述N型半导体的衔接面为非平面，P型半导体和N型半导体衔接的交界面可以为相互配合的波浪形侧面；非平面PN结也可以是由P型半导体、本征半导体以及N型半导体衔接形成P‑I‑N结构，其中，本征半导体设置于P型半导体和N型半导体之间，这样，将形成PN结的P型半导体和N型半导体的交界面设置为非平面结构，增大P型半导体和N型半导体的交界面面积，从而增加光生载流子界面，有助于提高光电转化效率，提高太阳能电池片性能。
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公开(公告)号：CN103956383B
公开(公告)日：2018-04-20
申请号：CN201410176187.0
申请日：2014-04-28
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
IPC: H01L29/78 , H01L29/786 , H01L29/423
Abstract: 本发明公开了一种基于多顶栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区以及连接在所述源区和漏区之间的沟道区，所述沟道区与至少两个顶栅连接，其中一个顶栅作为输出极，其余顶栅均作为输入极，所述的源区漏区、所有顶栅在介质层的下表面共面。本发明晶体管设有一个或一个以上用于控制沟道区的载流子的输入极，改变输入极的电压控制晶体管的输出状态，进而用一个晶体管实现多种逻辑输出，能够减少逻辑电路中晶体管的个数，逻辑电路的制备方法简单。且使用顶栅和沟道共面的设计，有效缩小了晶体管的体积，有利于提高逻辑电路的集成度，降低制作成本。
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公开(公告)号：CN103579349A
公开(公告)日：2014-02-12
申请号：CN201310381212.4
申请日：2013-08-28
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7831 , H01L29/4232
Abstract: 本发明公开了一种具有改良栅结构的晶体管，包括基底和处在基底上的介质层，所述介质层上设有一源区、一漏区以及连通所述源区和漏区之间的沟道区，所述沟道区上设有第一顶栅作为晶体管的输出极，其输出的逻辑值在沟道区导通时为逻辑1，在沟道区截断时为逻辑0；所述晶体管还设有若干个用于控制沟道区的输入极，其中至少有一个输入极为处在沟道区上的顶栅。本发明晶体管，能够减少逻辑电路中晶体管的个数，使逻辑电路的制备方法简单，器件面积减少，从而提高逻辑电路的成品率，降低制作成本，并且可以方便改善调整逻辑电路器件的电学性能。
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公开(公告)号：CN108767015B
公开(公告)日：2024-03-26
申请号：CN201810576387.3
申请日：2018-06-06
Applicant: 中国科学院宁波材料技术与工程研究所
Inventor： 戴明志
Abstract: 本发明公开了一种场效应晶体管及其应用。所述场效应晶体管包括源极、漏极以及沟道区，所述源极与漏极之间经沟道区连接，所述沟道区上设置有作为晶体管输入极的栅极，所述栅极与沟道区之间设置有介质层，所述晶体管的输出极至少局部设于所述沟道区内或与所述沟道区直接接触。较之现有技术，本发明提供的场效应晶体管结构更为简单，可以实现反相器、非门、非门电路、与非门、或非门以及或门等多种功能，同时其制作工艺简单，可以与现有的晶体管制作工艺兼容，且成本低廉，具有广阔的应用前景。
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