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公开(公告)号：CN117241575A
公开(公告)日：2023-12-15
申请号：CN202311022435.1
申请日：2023-08-14
Applicant: 中国科学院微电子研究所
IPC: H10B12/00
Abstract: 本发明涉及一种三维垂直结构存储器结构及其制备方法。其包括依次堆叠的：半导体衬底、第一隔离层、第一和第二层晶体管；第一层晶体管包括堆叠的第一源极层、第二隔离层、第一漏极层和第三隔离层，以及依次贯穿至第一源极层的第一通孔，第一通孔的内侧壁依次层叠有第一有源层、第一栅介质层和第一栅极层；第二层晶体管包括堆叠的第四隔离层、第二源极层和第五隔离层，以及贯穿至第一栅极层的第二通孔，第二通孔的内侧壁依次层叠有第二有源层、第二栅介质层和第二栅极层；第二通孔被第一通孔包围。本发明的上下两个晶体管垂直重叠，节约了单元面积，提高了集成密度，减少了制造成本。
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公开(公告)号：CN111952326B
公开(公告)日：2023-12-05
申请号：CN202010678633.3
申请日：2020-07-15
Applicant: 中国科学院微电子研究所
IPC: H01L27/146
Abstract: 本发明涉及高光谱成像技术领域，具体涉及一种高光谱图像传感器的单片集成方法、高光谱图像传感器及成像设备，包括以下步骤：底反射层位于CMOS图像传感器晶圆的感光区域表面上；通过反复采用沉积、光刻以及选择性刻蚀工艺在n底反射层上形成透明空腔层，透明空腔层包括2个台阶结构，其中，n为≥1的正整数，每个台阶结构构成一个光谱带；使得所述顶反射层位于所述透明空腔层上。本申请在刻蚀刻蚀停止层和后面去除刻蚀停止层时都对透明空腔层有超高的选择比，不会改变已做好的透明空腔层和暴露的底反射层，同时通过控制薄膜沉积的工艺条件对沉积的材料层的厚度进行控制，达到了精确控制各台阶高度的目的，减少刻蚀时形成的刻蚀误差。
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公开(公告)号：CN116666355A
公开(公告)日：2023-08-29
申请号：CN202210147400.X
申请日：2022-02-17
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L23/532 , H10B12/00 , H01L21/768
Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，通过形成在金属互连层内的应力抵消层来抑制基底和金属互连层翘曲，从而防止基底和金属互连层在后续半导体制造工艺中破碎，便于半导体制造工艺的进行。所述半导体器件包括基底、金属互连层和应力抵消层。基底包括外围区和单元区。金属互连层形成在基底上，金属互连层覆盖外围区和单元区。应力抵消层形成在相应金属互连层内。应力抵消层用于抑制基底和金属互连层翘曲。所述半导体器件的制造方法用于制造上述技术方案所提供的半导体器件。
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公开(公告)号：CN111081867B
公开(公告)日：2023-04-18
申请号：CN201911302838.5
申请日：2019-12-17
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种STT‑MRAM存储器单元及其制备方法，属于微电子制造技术领域，解决现有技术中磁性隧道结TMR(隧穿磁阻)低、MTJ刻蚀过程对STT‑MRAM的TMR性能影响大的问题。本发明的STT‑MRAM存储器单元，其特征在于，包括底电极层、MTJ和顶电极层，所述MTJ包括钉扎层、隧穿层和自由层，所述顶电极层和自由层的侧面沉积有MgO薄膜。本发明制备的MTJ的TMR大于等于150％。
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公开(公告)号：CN115763443A
公开(公告)日：2023-03-07
申请号：CN202111026589.9
申请日：2021-09-02
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开一种半导体器件的制备方法及半导体器件，涉及半导体器件制备技术领域，以解决由于在形成锗硅层时，产生的氢气扩散入电介质层中形成氧空位，从而产生泄漏电流，影响半导体器件的性能的问题。该半导体器件的制备方法包括：提供衬底。所述衬底包括自下而上层叠设置的下电极层、电介质层以及上电极层。在所述上电极层上形成第一硅籽晶层。在所述第一硅籽晶层上形成层间氧化层。在所述层间氧化层上形成锗硅层。本发明提供的半导体器件的制备方法用于制备半导体器件。
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Patent Agency Ranking
公开(公告)号：CN115763254A
公开(公告)日：2023-03-07
申请号：CN202211431255.4
申请日：2022-11-15
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , B82Y10/00 , B82Y40/00
Abstract: 本发明提供一种堆叠纳米片环栅晶体管及其制备方法，具体包括：提供衬底，衬底的一侧具有支撑部，在支撑部上具有交替层叠的牺牲层和沟道层，支撑部、牺牲层和沟道层构成鳍片；形成跨鳍片的假栅，并在假栅两侧形成侧墙；对鳍片进行刻蚀，形成用于制备源/漏极的源/漏区域；在牺牲层的两端形成内侧墙；将沟道层进行外延生长，在源/漏区域形成源/漏极；沉积层间介质，对层间介质进行化学机械抛光，直至露出假栅；去除假栅和牺牲层，释放沟道层以形成纳米片沟道；对纳米片沟道进行表面处理，使纳米片沟道表面光滑；形成环绕纳米片沟道的金属栅。本发明能够消除棱角电场过高导致器件出现击穿风险的问题。
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公开(公告)号：CN115036299A
公开(公告)日：2022-09-09
申请号：CN202110250082.5
申请日：2021-03-08
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 半导体结构及电子设备。本申请公开了一种存储器芯片，包括硅通孔以及堆叠在一起的若干裸片，每一裸片内均包含存储区域、控制区域和压焊点，硅通孔贯穿每一裸片的压焊点从而连接所有裸片的压焊点。本申请实施例的存储器芯片不需要额外设置控制芯片，所以制造相同容量的存储器芯片，本申请实施例的存储器芯片中的裸片数量要比现有技术的存储器芯片中的裸片数量少一个，这样厚度就比现有技术的存储器芯片更薄，具有工艺步骤操作简单，成本低的优点。
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公开(公告)号：CN114823488A
公开(公告)日：2022-07-29
申请号：CN202110110573.X
申请日：2021-01-27
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768 , H01L23/532
Abstract: 本申请涉及半导体制造领域，具体公开了一种位线两侧绝缘结构及半导体装置的制造方法，包括以下步骤：在半导体衬底上形成多条位线；在每条位线的两侧形成上下开口的气隙；采用物理气相沉积工艺形成盖帽层，以封闭所述上下开口。本实施例采用台阶覆盖性较差的物理气相沉积工艺形成盖帽层，避免气隙尺寸的减小，抑制了寄生电容的产生，提高了器件的性能。
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公开(公告)号：CN114823480A
公开(公告)日：2022-07-29
申请号：CN202110124315.7
申请日：2021-01-29
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/762
Abstract: 本发明涉及一种半导体结构，包括：半导体衬底，所述半导体衬底上具有沟槽和由所述沟槽隔离形成的多个有源区，所述沟槽的顶部具有台阶；浅沟槽隔离结构，其包括内侧墙和绝缘材料层，其中，所述内侧墙形成于所述台阶上；所述绝缘材料层填充于所述沟槽中。本发明形成的半导体结构性能良好，减少电流泄漏现象的发生，有利于提高器件密度和集成度。
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公开(公告)号：CN114758982A
公开(公告)日：2022-07-15
申请号：CN202011561498.0
申请日：2020-12-25
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/768 , H01L21/8242 , H01L27/108 , H01L27/115
Abstract: 本发明公开了一种制造互连结构的方法及存储器件，其中所述方法包括：在第一有源区上方形成第一接触孔；其中，第一接触孔位于金属线之间；在第一有源区和第二有源区上方形成多晶硅层；其中，多晶硅层将第一接触孔填充；在第二有源区上方形成第二接触孔；向第二接触孔内的第二有源区进行离子注入；刻蚀多晶硅层，并在第一接触孔内形成接触塞；在第一有源区和第二有源区的上方形成金属层；其中，金属层将第一接触孔和第二接触孔填充，并形成连接。本发明方法在离子注入之后才进行多晶硅层的刻蚀，可在刻蚀之前的沉积、清洗以及离子注入等工艺中对多晶硅层下方的金属线结构形成保护，避免了损坏，进而提高了器件的稳定性。
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