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公开(公告)号：CN115050403B
公开(公告)日：2025-03-18
申请号：CN202110255576.2
申请日：2021-03-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G11C11/4074
Abstract: 本发明公开了一种电源控制装置及其控制方法，包括：第一延时模块、第二延时模块、与非门、第一非门至第三非门、输入端和输出端；输入端通过第一非门与第一延时模块的输入和第二延时模块的输入电连接；第一延时模块的输出与与非门的一个输入电连接，第二延时模块的输出通过第二非门与与非门的另一个输入电连接；与非门的输出通过第三非门与输出端电连接；输入端用于与存储器的刷新控制端电连接，输出端用于与存储器的电源装置电连接，以控制电源装置的启动与关闭。在刷新控制端与电源装置之间通过增设电源控制装置，以在自刷新动作周期内，只有一部分时间内电源装置提供电源，在实际不执行自刷新动作的另一部分时间内电源装置关闭，减少电流消耗。
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公开(公告)号：CN114200370B
公开(公告)日：2025-02-25
申请号：CN202010988039.4
申请日：2020-09-18
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G01R35/00
Abstract: 本发明公开一种测试设备及集成电路测试方法，涉及集成电路测试领域，以解决如何简单方便的制造集校准及测试功能为一体的测试设备。所述一种测试芯片包括：测试机以及与所述测试机电连接的系统校准探卡；所述测试机用于向所述系统校准探卡提供测试信息；所述系统校准探卡用于将所述测试信息序列发送至测试件，以及接收所述测试件根据所述测试信息发送的反馈信息，向所述测试机发送反馈信息；所述测试机还用于根据所述测试信息与所述反馈信息确定测试机的校准值。所述集成电路测试方法包括上述技术方案所提的。本发明提供的一种测试设备和集成电路的测试方法用于制造更加简单方便的集校准及测试功能为一体的测试设备。
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公开(公告)号：CN114765049B
公开(公告)日：2024-12-20
申请号：CN202110050366.X
申请日：2021-01-14
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明提供一种动态随机存储器的芯片测试方法及装置。所述方法包括：对极板节点施加初始化电压并对选中的一列位线预充电；打开选中的字线对目标单元写“1”，在对目标单元写“1”的过程中对极板节点施加大于初始化电压的第一电压；在目标单元写“1”之后，关闭字线，对极板节点施加小于初始化电压的第二电压；等待设定时间之后，读取目标单元；根据读取结果判断目标单元是否正常。本发明能够检测出极板节点噪声电压造成的不良单元。
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公开(公告)号：CN114381715B
公开(公告)日：2024-10-01
申请号：CN202011124194.8
申请日：2020-10-20
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: C23C16/455 , H01L21/67
Abstract: 本发明公开了一种喷头、半导体设备以及镀膜方法，其中，该喷头应用于半导体设备中对目标对象进行镀膜。该喷头包括：喷头主体，以及层叠设置的第一挡板和第二挡板，第一挡板上分布有第一通孔，第二挡板上分布有第二通孔，且第二挡板能够相对于第一挡板旋转，以调节喷头目标区域内由第一通孔与第二通孔构成的喷射孔的尺寸大小，能够实现多种不同形态的膜层厚度分布。
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公开(公告)号：CN113534626B
公开(公告)日：2024-07-16
申请号：CN202010292270.X
申请日：2020-04-14
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本申请公开了一种用于套刻精度测量的标记系统方法及量测方法，系统包括：第一图案层的第一套刻标记、第二图案层的第二套刻标记以及第三图案层的第三套刻标记；第三套刻标记为接触孔，第一套刻标记的垂直投影部分位于第三套刻标记内，所述第二套刻标记的垂直投影全部位于所述第三套刻标记内，且位于所述第三套刻标记的中心。通过将接触孔作为图案层的套刻标记，并且透过接触孔标记可以看到另两层的套刻标记，从而一次可以测量三层的套刻精度，减少了多层套刻精度的量测次数，缩短了光刻的工艺时间，降低了生产成本。同时也节省了单独套刻标记工艺，避免了制作套刻标记工艺带来的测量误差，使得测量值与实际产品的套刻精度一致，提升产品的良率。
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Patent Agency Ranking
公开(公告)号：CN113823553B
公开(公告)日：2024-05-31
申请号：CN202010566755.3
申请日：2020-06-19
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/027
Abstract: 本发明公开一种双图案掩膜及其制作方法、半导体器件、电子设备，涉及半导体制作技术领域，实现了利用双重构图形成图案结构所具有的成本低的效果。该双图案掩膜的制作方法包括，提供衬底。在衬底上形成硬掩膜材料层。在硬掩膜材料层上形成掩膜材料层并进行图案化处理，形成沿第一方向延伸的第一方向掩膜图案。以第一方向掩膜图案为掩膜对硬掩膜材料层进行刻蚀，形成沿第一方向延伸的第一方向图案。在形成有第一方向图案的硬掩膜材料层上继续形成掩膜材料层并进行图案化处理，形成沿第二方向延伸的第二方向掩膜图案，第二方向与第一方向交叉。由交叉的第一方向图案和第二方向掩膜图案形成孔图案。本发明还提供双图案掩膜、半导体器件和电子设备。
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公开(公告)号：CN113517257B
公开(公告)日：2024-04-16
申请号：CN202010275688.X
申请日：2020-04-09
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L23/528 , H01L21/768
Abstract: 本公开公开了一种半导体结构及其制备方法，所述半导体结构包括：半导体基底；位于所述半导体基底上的介质层；嵌入于所述介质层当中的至少一个凹槽；凹槽中的金属互连线；所述凹槽的内壁具有侧墙。本公开中，在金属互连线周围形成相同序列的氮化物膜层，解决了金属离子在不同膜层界面处容易产生迁移的问题。
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公开(公告)号：CN113540347B
公开(公告)日：2024-02-02
申请号：CN202010291407.X
申请日：2020-04-14
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本申请涉及一种圆筒形电容器结构及半导体器件，包括：半导体基底；位于半导体基底上的多个电容器，所述电容器包括下电极、介电层和上电极；位于所述下电极顶部上方的支撑物。本申请中的制造方法得到的电容器及半导体器件，能够在保证深宽比的同时，有效改善制造方法中发生的下电极的倾斜和塌陷的问题。
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公开(公告)号：CN117253878A
公开(公告)日：2023-12-19
申请号：CN202210641946.0
申请日：2022-06-07
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于为电极提供充足的支撑力，提升电容器的结构稳定性和存储性能。所述半导体器件的制造方法包括：提供一基底。在基底上，形成覆盖基底的至少一层第一叠层。对至少一层第一叠层进行第一图形化处理，获得至少一层第一支撑结构。形成覆盖至少一层第一支撑结构的至少两层第二叠层。形成贯穿至少一层第一叠层和至少两层第二叠层的孔，使得每层第二叠层对应形成一层第二支撑结构。在孔内形成电极，并暴露出电极。
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公开(公告)号：CN113690218B
公开(公告)日：2023-11-07
申请号：CN202010421253.1
申请日：2020-05-18
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L23/528 , H01L21/768 , H10B12/00 , H10B41/35 , H10B41/20 , H10B43/35 , H10B43/20
Abstract: 本发明公开一种半导体器件及其制作方法和电子设备，涉及一种半导体器件及其制作方法和电子设备，解决现有技术中半导体器件制作比较繁琐，增加制作时间和成本的问题。该半导体器件，包括：衬底；形成在衬底上的电介质层，电介质层上形成有至少一个一次成形的孔；孔的上部的孔径大于孔的下部的孔径；以及形成在孔内的填充材料。本发明还包括半导体器件的制作方法以及电子设备，包括上述技术方案所提的半导体器件。本发明提供的半导体器件具有制作流程简单，并可提高产品的良品率的效果。
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