公开(公告)号：CN108630533B

公开(公告)日：2021-09-14

申请号：CN201710161181.X

申请日：2017-03-17

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/417 ,  H01L29/78 ,  H01L21/265

Abstract: 本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括MOS器件区，在所述半导体衬底上形成层间介电层；在所述层间介电层中形成第一接触孔开口，其中，所述第一接触孔开口分别露出所述MOS器件区的半导体衬底中预定形成源区和漏区的区域表面；在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层；对露出的所述源区和所述漏区的区域进行预非晶化离子注入；去除所述保护层。本发明的制造方法，使预非晶化离子注入的深度更加均一，质量更好，有利于改善后续金属硅化物的均匀性，进而降低接触电阻，提高器件的性能。

公开(公告)号：CN108735809B

公开(公告)日：2021-08-17

申请号：CN201710240508.2

申请日：2017-04-13

Applicant: 中芯国际集成电路制造(北京)有限公司 ,  中芯国际集成电路制造(上海)有限公司

Inventor： 李勇

IPC: H01L29/772 ,  H01L29/06 ,  H01L29/08 ,  H01L21/335

Abstract: 本发明提供一种半导体器件及其制造方法和电子装置，包括：半导体衬底；外延层，覆盖所述半导体衬底的表面，所述外延层具有第一导电类型；第一纳米线，悬空设置在所述外延层的上方；第二纳米线，悬空设置在所述外延层的上方，并与所述第一纳米线间隔设置；第一源区和第一漏区，设置在所述第一纳米线中，其中，所述第一源区具有第二导电类型，所述第一漏区具有所述第一导电类型；第二源区和第二漏区，设置在所述第二纳米线中，所述第二源区具有所述第一导电类型，所述第二漏区具有所述第二导电类型，其中，所述第一漏区和所述第二源区之间通过所述外延层电连接。

公开(公告)号：CN109087862B

公开(公告)日：2021-06-08

申请号：CN201710447863.7

申请日：2017-06-14

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L21/336 ,  H01L29/78

Abstract: 一种半导体器件及其形成方法，其中方法包括：提供基底；形成掺杂区、初始覆盖层和介质层，掺杂区位于基底中，初始覆盖层位于掺杂区表面，介质层位于初始覆盖层和基底上；在介质层中形成通孔，所述通孔暴露出初始覆盖层的表面；刻蚀通孔底部的初始覆盖层，使初始覆盖层形成目标覆盖层，所述目标覆盖层包括通孔底部暴露出的硅化区，硅化区的厚度小于初始覆盖层的厚度；采用自对准硅化工艺使硅化区形成金属硅化物层，金属硅化物层与掺杂区接触。所述方法使得半导体器件的性能得到提高。

公开(公告)号：CN108807514B

公开(公告)日：2021-06-08

申请号：CN201710310352.0

申请日：2017-05-05

Applicant: 中芯国际集成电路制造(北京)有限公司 ,  中芯国际集成电路制造(上海)有限公司

Inventor： 李勇

IPC: H01L29/417 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 一种半导体器件及其形成方法，其中方法包括：提供基底，所述基底上具有第一初始介质层，第一初始介质层中具有贯穿第一初始介质层的开口；在所述开口中形成金属栅电极，形成所述金属栅电极的方法包括：在所述开口中以及第一初始介质层上形成金属栅电极材料层；研磨金属栅电极材料层直至暴露出第一初始介质层的顶部表面；研磨金属栅电极材料层后，去除部分第一初始介质层，使第一初始介质层形成第一介质层，第一介质层的厚度小于第一初始介质层的厚度；形成贯穿第一介质层的源漏导电插塞，所述源漏导电插塞分别位于金属栅电极两侧。所述方法使半导体器件的电学性能得到提高。

公开(公告)号：CN108630609B

公开(公告)日：2021-04-23

申请号：CN201710165868.0

申请日：2017-03-20

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L21/8238

Abstract: 本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在核心区的第一器件区的半导体衬底上设置有第一鳍片，在输入输出区的半导体衬底上设置有第二鳍片，在半导体衬底上设置有横跨所述第一鳍片和所述第二鳍片的伪栅极结构；去除伪栅极结构位于所述核心区的部分，以形成凹槽；在凹槽中露出的第一鳍片表面形成第一材料层，所述第一材料层中包括第一导电类型掺杂杂质；进行退火，以使第一材料层中的所述第一导电类型掺杂杂质扩散进入所述第一鳍片内，从而调节阈值电压；去除输入输出区内的伪栅极材料层；去除第一材料层。本发明的方法热预算更低，使得掺杂杂质的灵敏度更高，并且掺杂少量的掺杂杂质，器件的载流子迁移率更高。

公开(公告)号：CN108630547B

公开(公告)日：2021-03-19

申请号：CN201710161651.2

申请日：2017-03-17

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/762 ,  H01L21/28

Abstract: 本发明提供了一种FINFET器件及其制备方法，所述制备方法包括：在对鳍片进行刻蚀工艺之前，对鳍片两侧的隔离结构执行离子掺杂工艺，使掺杂后的隔离结构的刻蚀速率小于掺杂前的隔离结构的刻蚀速率；接着，对所述鳍片执行刻蚀工艺，去除部分所述鳍片并在刻蚀后的鳍片上生长应力层。本发明提供的制备方法中，在对鳍片进行刻蚀时，可避免对隔离结构造成较大的消耗，从而可防止在栅极结构两侧的侧墙底部产生空洞，使栅极结构和应力层之间不会产生桥接现象，有效改善了所形成的FINFET器件的漏电流现象。

公开(公告)号：CN108630683B

公开(公告)日：2021-03-09

申请号：CN201710175999.7

申请日：2017-03-22

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L27/092

Abstract: 一种半导体结构及其形成方法，方法包括：提供包括NMOS区域的基底；在基底上形成栅极结构；在栅极结构两侧基底内形成N区凹槽；在N区凹槽内形成N区掺杂外延层，N区掺杂外延层为第一N型掺杂外延层和第二N型掺杂外延层构成的叠层结构，第一N型掺杂外延层为掺杂有N型离子的第一外延层，第二N型掺杂外延层为掺杂有N型离子的第二外延层，第二外延层的禁带宽度小于第一外延层的禁带宽度；在N区掺杂外延层上形成层间介质层；在层间介质层内形成露出N区掺杂外延层的第一接触开口；在第一接触开口内形成第一接触孔插塞。本发明通过掺杂有N型离子的第二外延层以降低肖特基势垒高度，并提高N区掺杂外延层的N型离子浓度，从而减小接触电阻。

公开(公告)号：CN108321121B

公开(公告)日：2021-03-09

申请号：CN201710039744.8

申请日：2017-01-18

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L21/8238

Abstract: 本发明提供一种后栅型半导体器件的制造方法，在用于消除高K栅介质层缺陷的第一次退火之后，首先，在所述高K栅介质层表面依次形成富氧材料层和吸氧材料层，并进行第二次退火，在第二次退火过程中，所述富氧材料层中的部分氧扩散到所述高K栅介质层中，从而减少所述高K栅介质层中的氧空位缺陷，保证了高K栅介质层的性能，而所述吸氧材料层能吸附所述富氧材料层中的氧，防止过多的氧扩散进入高K栅介质层和层间介质层而使层间介质层变厚,影响器件性能；其次，在移除吸氧材料层和富氧材料层后进行第三次退火，以重新激活源漏区离子的活性，减小源漏区的电阻，提高晶体管的性能。

公开(公告)号：CN108258033B

公开(公告)日：2020-12-22

申请号：CN201611248887.1

申请日：2016-12-29

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L29/10 ,  H01L21/336 ,  H01L29/78

Abstract: 一种半导体器件及其形成方法，半导体器件包括：基底以及位于基底上的层间介质层，基底包括相邻接的NMOS区以及PMOS区，PMOS区包括第一P区以及第二P区；贯穿层间介质层的栅极，栅极分为：位于NMOS区基底上的N区栅极，位于第一P区基底的第一栅极，位于第二P区基底上的第二栅极；N区栅极指向第二栅极的方向为栅极延伸方向，在垂直于栅极延伸方向上，第一栅极的宽度尺寸大于第二栅极的宽度尺寸。本发明提高P型器件的响应速度，改善半导体器件的电学性能。

公开(公告)号：CN109087891B

公开(公告)日：2020-10-30

申请号：CN201710448950.4

申请日：2017-06-14

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 李勇

IPC: H01L21/8238 ,  H01L27/092

Abstract: 一种半导体器件及其形成方法，方法包括：基底第一区中和第二区中分别对应具有第一掺杂区和有阻挡离子的第二掺杂区；在第一掺杂区和第二掺杂区的表面形成第一金属层；进行第一退火，使第一金属层分别和第一源漏掺杂区表面材料和第二源漏掺杂区表面材料反应，对应形成第一初始金属硅化物层和有阻挡离子的第二金属硅化物层；在第一初始金属硅化物层和第二金属硅化物层的表面形成与第一金属层材料不同的第二金属层；进行第二退火，第二退火采用的温度小于第一退火采用的温度，第二金属层原子扩散至第一初始金属硅化物层而形成第一金属硅化物层，使得阻挡离子阻挡第二金属层的原子扩散进入第二金属硅化物层中。所述方法简化了工艺。