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公开(公告)号：CN119582813A
公开(公告)日：2025-03-07
申请号：CN202411708314.7
申请日：2024-11-26
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括输入模块、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块用于响应于输入模块的第一电平状态，基于输入模块的正输出端的电平值输出第一信号；第二延迟模块用于响应于输入模块的第二电平状态，基于输入模块的负输出端的电平值输出第二信号；第三延迟模块用于基于输入模块的正输出端的输出信号生成第一倍频信号，并基于第一倍频信号输出第三信号；其中，第一倍频信号的频率与输入模块的正输出端的输出信号的频率的比值为预设整数。可以通过各个延迟模块对输入模块的不同输出信号的不同处理方式，使得分频电路的各个输出信号的占空比不同，从而解决了分频电路在高速高精度时钟应用中存在的失配问题。
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公开(公告)号：CN119363115A
公开(公告)日：2025-01-24
申请号：CN202411499994.6
申请日：2024-10-25
Applicant: 北京大学
Abstract: 本发明公开了一种基于锁相环的模数转换实现方法，属于CMOS集成电路技术领域。本发明利用在电路中增加的锁相环，通过合理调节输入输出关系，以及在压控振荡器和锁相环电路之间对信号进行校正，可以在较大输入范围内保证整体电路的线性度，具有更高的稳定性；同时借助锁相环中的分频器缓解后续计数器的压力，得到更数字化的电路。且采用本发明可以通过查看锁相环中压控振荡器的输入信号电压变化来准确判断输出信号频率达到稳定的时间。
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公开(公告)号：CN116368463A
公开(公告)日：2023-06-30
申请号：CN202180003113.5
申请日：2021-10-27
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: G06F7/58
Abstract: 本公开提供了一种随机数生成器及随机数生成方法。所述随机数生成器包括：随机数产生电路，用于基于控制字生成脉冲信号，以及根据所述脉冲信号产生随机数信号，所述脉冲信号包括交替出现的第一频率信号和第二频率信号，所述第一频率信号和所述第二频率信号的比例由所述控制字控制；反馈更新电路，用于基于所述随机数产生电路输出的所述随机数信号更新所述控制字。
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公开(公告)号：CN116208180A
公开(公告)日：2023-06-02
申请号：CN202310192640.6
申请日：2023-02-24
Applicant: 北京大学
Abstract: 本发明提供了一种BCH码高效并行编解码方法，属于存储器和纠错编码领域中的BCH编解码电路实现技术领域。本发明与以往查表法不同的是，对于n位编码字长度、k位数据位、t位纠错能力的(n，k，t)BCH码，本发明只需要存储k个n‑k位校验矩阵列向量的值，通过这k个n‑k位校验矩阵列向量与S伴随式值进行t轮按位异或，由按位异或值得出接收码字所对应的差错图样，并加以纠正。本发明属于硬件层面的编码和译码实现，可在一拍内完成，减少迭代算法带来的多拍译码延时，实现了BCH编译码的并行化，同时简化了编译码过程，实现资源占用的减少。
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公开(公告)号：CN119448983A
公开(公告)日：2025-02-14
申请号：CN202411562394.X
申请日：2024-11-04
Applicant: 京东方科技集团股份有限公司 , 北京大学
IPC: H03K5/13
Abstract: 本申请公开了一种分频电路，包括信号输入端、第一延迟模块、第二延迟模块以及第三延迟模块；第一延迟模块响应第一电平状态，将第一延迟模块的正输出端的电平值置为第二延迟模块的负输出端的电平值，并基于该电平值输出第一信号；第二延迟模块响应第一电平状态，基于第一延迟模块的数据输入端的电平值与第一延迟模块的正输出端的电平值设置第二延迟模块的正输出端的电平值，并基于该电平值输出第二信号；第三延迟模块响应第二电平状态，基于第一延迟模块的负输出端的电平值确定第三延迟模块的正输出端的电平值，并基于该电平值输出第三信号。不同延迟模块可以延迟与自身存在连接关系的其他模块的信号输出，从而避免了分频电路出现信号交叠的问题。
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Patent Agency Ranking
公开(公告)号：CN118449456A
公开(公告)日：2024-08-06
申请号：CN202410714065.6
申请日：2024-06-04
Applicant: 北京大学
Abstract: 本发明公开一种高精度占空比可调的二倍频电路及应用，属于CMOS集成电路技术领域。本发明二倍频电路进行二倍频和占空比调整，输入一高频方波信号IN，二倍频电路可以输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地将高精度占空比可调的二倍频器进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。本发明未使用D触发器，因此具有更小的面积和功耗。
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公开(公告)号：CN117171492A
公开(公告)日：2023-12-05
申请号：CN202311245306.9
申请日：2023-09-25
Applicant: 北京大学 , 京东方科技集团股份有限公司
Abstract: 本公开提供了一种用于实现离散余弦变换的处理电路、方法和电子设备，其中处理电路包括控制子电路、第一忆阻器阵列、第二忆阻器阵列和减法子电路；控制子电路被配置为：在第一忆阻器阵列中存储离散余弦变换的算子矩阵中的正值元素，在第二忆阻器阵列中存储算子矩阵中的负值元素的绝对值；以及通过输入电路向第一忆阻器阵列和第二忆阻器阵列发送输入信号；第一忆阻器阵列被配置为：接收输入信号，输出第一输出信号；第二忆阻器阵列被配置为：接收输入信号，输出第二输出信号；减法子电路被配置为：根据第一输出信号和第二输出信号获得结果信号；该处理电路能够显著提升离散余弦变换的运算速度，减少数据搬运的能耗。
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公开(公告)号：CN113155129B
公开(公告)日：2022-07-01
申请号：CN202110359500.4
申请日：2021-04-02
Applicant: 北京大学
Abstract: 本发明提供一种基于扩展卡尔曼滤波的云台姿态估计方法，该方法采用四元数来表示物体当前的姿态，系统状态量包含四元数与角度增量的偏移误差，使用加速度计和磁力计修正角度增量的偏移误差，使得姿态估计更加精确，且将加速计修正与磁力计修正分为两阶段实行，使得加速度计修正与磁力计修正互不干扰，提高姿态估计精确度；在加速度计修正中，把修正量中的四元数第三矢量置为零，在磁力计修正中，把修正量中的四元数第一矢量和第二矢量置为零。采用本发明能够获得更为精准的姿态估计信息。
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公开(公告)号：CN119254246A
公开(公告)日：2025-01-03
申请号：CN202411181467.0
申请日：2024-08-27
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
IPC: H03M13/15
Abstract: 本发明公开了一种面向MCU级高误码率的嵌入式存储器的BCH译码方法，本发明通过复用钱氏搜索电路的验证方程子电路，结合伴随式生成电路、差错方程生成电路和计数器实现BCH译码。与以往查表译码法、BM(Berlekamp‑Massey)迭代法不同，本发明使BCH译码器电路面积得到显著降低，同时，可以自行调整钱氏搜索电路验证方程子电路的复用情况，结合实际场景，达到低译码拍次、低资源损耗的结果。
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公开(公告)号：CN119148969A
公开(公告)日：2024-12-17
申请号：CN202411181472.1
申请日：2024-08-27
Applicant: 北方集成电路技术创新中心(北京)有限公司 , 北京大学
Abstract: 本发明提出了一种FIFO数据信号交换方法，属于存储器技术领域。本发明FIFO顶层电路包括FIFO寄存器组和FIFO控制模块，FIFO控制模块接收SPI接口电路传来的信号，分别将这些信号转化为数据更新信号、FIFO数据和移位信号，用于控制FIFO寄存器组实现数据输入、数据移位、数据单移、端口循环数据选择和数据输出功能；从而实现FIFO顶层电路将与SPI接口有关的信号传回。本发明避免了使用地址指针会综合出大量数据选择器的情况，最大程度地降低了电路面积，使得新型存储器在低面积应用领域更加具备优势。
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