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公开(公告)号：CN113312876A
公开(公告)日：2021-08-27
申请号：CN202110550648.6
申请日：2021-05-17
Applicant: 北京大学
IPC: G06F30/398 , G06F30/392
Abstract: 本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。
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公开(公告)号：CN113312876B
公开(公告)日：2023-09-22
申请号：CN202110550648.6
申请日：2021-05-17
Applicant: 北京大学
IPC: G06F30/398 , G06F30/392
Abstract: 本发明公布了一种集成电路设计中器件密度分布的计算方法，创建用于计算器件密度分布的高效算子，分别用于估计集成电路版图上各有限元网格所在位置的密度分布和各器件或网表所在位置的密度分布，通过前缀求和，延迟并同步计算所有矩形实例遍历矩形实例覆盖范围的部分，使得每个矩形实例的计算时间减少并保持接近，通过任务均衡的并行化策略实现计算加速。本发明方法提高了集成电路设计中器件密度分布的效率，避免了使用并行策略中不同器件、网表由于大小或覆盖范围不一导致的任务量分配不均衡，提高了使用并行化策略计算器件密度分布的可拓展性。
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公开(公告)号：CN114330190B
公开(公告)日：2022-05-20
申请号：CN202210205894.2
申请日：2022-03-04
Applicant: 北京大学
IPC: G06F30/347 , G06F30/343
Abstract: 本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。
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公开(公告)号：CN114330190A
公开(公告)日：2022-04-12
申请号：CN202210205894.2
申请日：2022-03-04
Applicant: 北京大学
IPC: G06F30/347 , G06F30/343
Abstract: 本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。
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