公开(公告)号：CN106383790A

公开(公告)日：2017-02-08

申请号：CN201610723780.1

申请日：2016-08-26

Applicant: 北京智芯微电子科技有限公司 ,  国网信息通信产业集团有限公司 ,  国家电网公司

Inventor： 陈奎林 ,  赵东艳 ,  刘亮 ,  冯曦 ,  张济 ,  邵瑾 ,  周翔

IPC: G06F12/06 ,  G06F13/16

CPC classification number: G06F12/0646 ,  G06F13/1668

Abstract: 本发明涉及一种总线管理单元及高安全系统级芯片，该总线管理单元包括：存储访问控制模块、存储加解密模块、加解扰模块、校验模块，所述存储访问控制模块用于对系统级芯片的存储器和寄存器的访问权限进行控制；所述存储加解密模块用于对所述存储器的地址和数据进行加/解密操作；所述加解扰模块用于对总线数据进行极性反转和总线数据填充；所述校验模块用于对存储器写数据和/或存储器读数据进行校验，并根据校验结果进行相应处理。

公开(公告)号：CN106055496A

公开(公告)日：2016-10-26

申请号：CN201610341887.X

申请日：2016-05-20

Applicant: 北京智芯微电子科技有限公司 ,  国家电网公司 ,  国网信息通信产业集团有限公司

Inventor： 侯战斌 ,  陈奎林 ,  刘亮 ,  张济 ,  邵瑾 ,  周翔 ,  赵东艳

IPC: G06F13/16

CPC classification number: G06F13/1668

Abstract: 本发明公开了一种EEPROM控制器的信号生成电路及控制方法，其中，该信号生成电路包括：锁存器、与门电路、计数器和比较器；锁存器的输入端用于输入控制信号，锁存器的使能端与系统时钟相连；锁存器的输出端与门电路的第一输入端相连，与门电路的第二输入端与系统时钟相连；与门电路的输出端输出时钟采样信号；比较器的第一输入端用于输入第一计数值，第二输入端与计数器相连；比较器的输出端输出slave总线输出响应信号；计数器用于周期性从零计至第一计数值。该信号生成电路采用同步设计实现，直接通过系统时钟sys_clk门控电路得到时钟采样信号，节省了分频逻辑电路，同时可缩短读写所需要开销周期，提升EEPROM数据读写速度。

公开(公告)号：CN106055496B

公开(公告)日：2018-08-17

申请号：CN201610341887.X

申请日：2016-05-20

Applicant: 北京智芯微电子科技有限公司 ,  国家电网公司 ,  国网信息通信产业集团有限公司

Inventor： 侯战斌 ,  陈奎林 ,  刘亮 ,  张济 ,  邵瑾 ,  周翔 ,  赵东艳

IPC: G06F13/16

Abstract: 本发明公开了一种EEPROM控制器的信号生成电路及控制方法，其中，该信号生成电路包括：锁存器、与门电路、计数器和比较器；锁存器的输入端用于输入控制信号，锁存器的使能端与系统时钟相连；锁存器的输出端与与门电路的第一输入端相连，与门电路的第二输入端与系统时钟相连；与门电路的输出端输出时钟采样信号；比较器的第一输入端用于输入第一计数值，第二输入端与计数器相连；比较器的输出端输出slave总线输出响应信号；计数器用于周期性从零计至第一计数值。该信号生成电路采用同步设计实现，直接通过系统时钟sys_clk门控电路得到时钟采样信号，节省了分频逻辑电路，同时可缩短读写所需要开销周期，提升EEPROM数据读写速度。

公开(公告)号：CN110750129B

公开(公告)日：2020-12-11

申请号：CN201910964645.X

申请日：2019-10-11

Applicant: 北京智芯微电子科技有限公司 ,  国网信息通信产业集团有限公司 ,  国家电网有限公司

Inventor： 张济 ,  刘畅 ,  冯曦 ,  冯文楠 ,  胡毅 ,  唐晓柯 ,  刘浩

IPC: G06F1/06 ,  H03K23/66

Abstract: 本发明公开了一种分频电路，包括第一分频器以及第二分频器；第一分频器包括：第一累加器，在接收的时钟信号的每个上升沿来临时计数值加1，且在第一反馈信号的控制下清除第一累加器的计数值；第一比较器，比较第一累加器的计数值和第一分频信号，第一反馈信号为第一比较器的输出信号；第一异或门；第一触发器，第一触发器的输出为第二反馈信号，第一触发器的输出为第一分频器的输出信号div0_clock；第二分频器包括：第二累加器；第二比较器；第二异或门；第二触发器，输出为第二分频器的输出信号div1_clock；其中，div0_clock与div1_clock为相同时钟相位的信号。本发明提供的分频电路可以确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。

公开(公告)号：CN110750129A

公开(公告)日：2020-02-04

申请号：CN201910964645.X

申请日：2019-10-11

Applicant: 北京智芯微电子科技有限公司 ,  国网信息通信产业集团有限公司 ,  国家电网有限公司

Inventor： 张济 ,  刘畅 ,  冯曦 ,  冯文楠 ,  胡毅 ,  唐晓柯 ,  刘浩

IPC: G06F1/06 ,  H03K23/66

Abstract: 本发明公开了一种分频电路，包括第一分频器以及第二分频器；第一分频器包括：第一累加器，在接收的时钟信号的每个上升沿来临时计数值加1，且在第一反馈信号的控制下清除第一累加器的计数值；第一比较器，比较第一累加器的计数值和第一分频信号，第一反馈信号为第一比较器的输出信号；第一异或门；第一触发器，第一触发器的输出为第二反馈信号，第一触发器的输出为第一分频器的输出信号div0_clock；第二分频器包括：第二累加器；第二比较器；第二异或门；第二触发器，输出为第二分频器的输出信号div1_clock；其中，div0_clock与div1_clock为相同时钟相位的信号。本发明提供的分频电路可以确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。