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公开(公告)号：CN119815904A
公开(公告)日：2025-04-11
申请号：CN202411934978.5
申请日：2024-12-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体制造技术领域，具体涉及一种N型半导体器件、半导体器件及其制造方法、芯片和电子设备，所述N型半导体器件的制造方法，包括：提供形成有栅极结构的衬底；对所述栅极结构两侧的衬底进行多次预非晶化注入；其中，除最后一次预非晶化注入外，每一次预非晶化注入后进行一次低温退火处理；在最后一次预非晶化注入后对所述栅极结构两侧的衬底进行源漏注入，形成源极和漏极。上述技术方案利用对栅极结构两侧的衬底进行多次预非晶化注入，后续在退火的过程中，源漏区的衬底由非晶态向晶态转变时发生体积膨胀对沟道产生应力作用，从而提升了沟道的张应力，进而能够提升电子迁移率。
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公开(公告)号：CN119725324A
公开(公告)日：2025-03-28
申请号：CN202411772651.2
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及半导体制造技术领域，提供一种测试结构、栅极线宽粗糙度测试方法。所述测试结构包括：测试有源区以及位于测试有源区上的测试栅极；所述测试有源区包括测试源极和测试漏极，测试源极和测试漏极分别位于所述测试栅极的两侧；测试栅极具有相对应的栅极设计图形，栅极设计图形沿第一方向延伸，栅极设计图形沿第二方向具有不同的宽度尺寸。本发明的测试结构的栅极设计图形具有不同的宽度尺寸，可以通过对栅极设计图形局部的宽度尺寸进行放缩处理，在保证测试栅极的整体平均线宽一定的前提下，单一变量的调整测试栅极的线宽粗糙度，为栅极的制造工艺提供依据。
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公开(公告)号：CN119693492A
公开(公告)日：2025-03-25
申请号：CN202411574414.5
申请日：2024-11-06
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体制造技术领域，具体涉及一种集成电路合成扫描电镜图生成方法、装置、设备及介质，所述方法包括：通过获取版图参数，并根据版图参数确定测试图像。对测试图像中版图轮廓中的目标转角进行圆角处理，以获取圆角处理图像；对圆角处理图像中版图轮廓进行粗糙度调整，以获取粗糙度调整图像；对粗糙度调整图像添加灰度值强度背景信息，以获取灰度调整图像；对灰度调整图像添加噪声信息，以获取集成电路合成扫描电镜图。上述方案可以从确保得到的集成电路合成扫描电镜图较为逼真，使部分研究项目能够在无需使用CDSEM的前提下，基于集成电路合成扫描电镜图进行分析，从而加快了研究项目的推进速度，降低了研究项目的成本。
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公开(公告)号：CN119650515A
公开(公告)日：2025-03-18
申请号：CN202411791210.7
申请日：2024-12-06
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/768 , H01L23/522
Abstract: 本发明提供一种接触孔形成方法、半导体器件及芯片，涉及半导体技术领域。接触孔形成方法包括：自半导体器件表面的接触孔划定位置对半导体器件进行刻蚀，去除接触孔划定位置的层间介质层和部分刻蚀停止层；接触孔划定位置自下而上依次形成有金属硅化物层、刻蚀停止层和层间介质层；利用硅‑钴‑镍刻蚀工艺去除接触孔划定位置剩余的刻蚀停止层；在划定接触孔侧壁形成侧壁阻挡层，在划定接触孔底部形成底部阻挡层；利用刻蚀工艺去除部分底部阻挡层；在划定接触孔内填充金属接触材料，形成接触孔。通过本发明，能减少金属硅化物过度消耗，防止硅化物侧向生长异常，降低底部阻挡层厚度和接触孔电阻，提高器件性能。
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公开(公告)号：CN119626691A
公开(公告)日：2025-03-14
申请号：CN202411532040.0
申请日：2024-10-30
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01C7/00 , H01C7/02 , H01C7/04 , H01C17/065
Abstract: 本发明公开一种具有低电阻温度系数的薄膜电阻及其制备方法。本发明的电阻包括衬底以及电阻结构，还包括位于衬底以及电阻结构之间的沉积层，所述沉积层为粗糙的绝缘结构，用于降低电阻温度系数。本发明方法具体是：用混合洗涤剂对衬底进行脱脂处理；使用去离子水制作纳米粒子悬浮液，并调整所述悬浮液的浓度和pH值；使用自动浸渍机将纳米粒子吸附至衬底上，由此沉积一层纳米颗粒薄膜；通过多次沉积纳米颗粒增加层数的方式来控制衬底表面的粗糙度，随后再进行薄膜电阻的溅射。本发明通过预沉积一层绝缘材料的方式来降低电阻温度系数，沉积后的表面粗糙度可以通过制作工艺来精确控制，从而控制电阻薄膜的电阻值和TCR。
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Patent Agency Ranking
公开(公告)号：CN119558006A
公开(公告)日：2025-03-04
申请号：CN202411704439.2
申请日：2024-11-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体技术领域，具体涉及一种场板结构优化方法、装置、设备及介质，所述方法包括：获取初始场板结构优化模型；获取调整前的电学性能评价参数；获取多组调整结构参数；获取调整后电学性能评价参数；若调整后电学性能评价参数属于目标参数范围，则将初始的结构参数作为输入，将对应的调整结构参数作为输出，对初始场板结构优化模型进行训练；获取结构参数以及器件参数；若器件参数与初始的器件参数匹配，则将结构参数输入场板结构优化模型以获取目标结构参数；基于目标结构参数进行优化。该方案可以在不依赖人的经验的前提下，针对场板结构进行优化，以确保优化后的半导体器件的性能能够满足要求，提高了优化效率，降低了优化成本。
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公开(公告)号：CN119167847A
公开(公告)日：2024-12-20
申请号：CN202411344717.8
申请日：2024-09-25
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: G06F30/33 , G06F18/214 , G06N20/20 , G06F18/27
Abstract: 本发明提供一种半导体器件电性工艺参数确定方法及装置，属于器件制作技术领域。所述半导体器件电性工艺参数确定方法包括：获取器件制造工艺参数和当前设备状态数据；基于所述器件制造工艺参数，采用预置的工艺电性相关模型，确定得到电性参数，所述预置的工艺电性相关模型用于根据器件制造工艺参数信息确定出相关联的器件电性参数信息；基于所述当前设备状态数据，采用预置的不确定性模型，确定得到工艺电性波动范围，所述预置的不确定性模型用于根据设备状态，确定出设备状态对工艺波动的影响大小；基于所述电性参数和所述工艺电性波动范围，得到器件电性工艺参数。大大提高了工作效率，确定过程简单方便，可重复使用。
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公开(公告)号：CN118763118B
公开(公告)日：2024-12-17
申请号：CN202411239239.4
申请日：2024-09-05
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/423 , H01L29/40 , H01L29/10 , H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。
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公开(公告)号：CN118763118A
公开(公告)日：2024-10-11
申请号：CN202411239239.4
申请日：2024-09-05
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/423 , H01L29/40 , H01L29/10 , H01L21/28 , H01L21/336
Abstract: 本发明涉及半导体技术领域，提供一种分离式深栅LDMOS器件及制造方法、芯片。该器件包括：衬底、体区、漂移区、源区、漏区、分离式深栅结构及场板结构，体区、漂移区、源区及漏区形成于衬底中，体区与源区相接，漂移区与漏区相接；分离式深栅结构包括多个嵌入体区内的纵向深栅，相邻两个纵向深栅之间通过体区相互隔离；场板结构包括多个嵌入漂移区内的场氧化层，相邻两个场氧化层之间通过漂移区相互隔离；相邻两个纵向深栅之间的体区与相邻两个场氧化层之间的漂移区相接，多个纵向深栅分别与多个场氧化层相接。本发明采用分离式的纵向深栅结构和场板结构形成多个导电沟道，增加栅对沟道的控制，增加器件的导通电流，从而降低导通电阻。
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公开(公告)号：CN118136679B
公开(公告)日：2024-07-09
申请号：CN202410553698.3
申请日：2024-05-07
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L29/10 , H01L29/423 , H01L21/28 , H01L21/336 , H01L29/15 , H01L29/778 , H01L21/335
Abstract: 本发明涉及半导体技术领域，提供一种基于异质结二维电子气的双栅LDMOS器件及制造方法。所述器件包括：衬底、漂移区、体区、源区及漏区，还包括：超晶格薄层、栅氧化层、正栅极及背栅极。超晶格薄层形成于衬底的上表面，漂移区和体区形成于超晶格薄层的表面，源区与体区相接并延伸至衬底与超晶格薄层的一端相接，漏区与漂移区相接并延伸至衬底与超晶格薄层的另一端相接。源区、体区、栅氧化层、正栅极及漏区组成MOSFET结构，使体区表面和漂移区表面形成第一导电沟道；体区与超晶格薄层、衬底及背栅极组成HEMT结构，超晶格薄层的异质结界面形成二维电子气作为第二导电沟道。本发明通过双导电沟道，降低器件的比导通电阻。
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