公开(公告)号：CN119886237A

公开(公告)日：2025-04-25

申请号：CN202411936664.9

申请日：2024-12-26

Applicant: 南京林业大学

Inventor： 刘砚一 ,  杜航 ,  冯硕 ,  蒋孟男 ,  张长煜 ,  刘秀娟

IPC: G06N3/063 ,  G06N3/0464 ,  G06F15/78

Abstract: 本发明公开了深度学习硬件加速技术领域的一种基于FPGA的卷积神经网络加速架构，包括：处理器系统PS，用于从外部存储设备读取数据并将数据存储于内存中，通过接口模块与可编程逻辑PL进行数据交互；可编程逻辑PL，包括卷积模块、池化模块和上采样模块，所述可编程逻辑PL通过接口模块接收来自处理器系统PS的数据并执行并行计算；接口模块，用于连接处理器系统PS与可编程逻辑PL，通过时延优化机制，并将可编程逻辑PL中不同模块的逻辑端口分别绑定至独立的总线。本发明提出的基于FPGA的卷积神经网络加速架构，能够有效解决数据传输效率低、计算复杂度高以及模块间协同工作不足的问题。

公开(公告)号：CN119741589A

公开(公告)日：2025-04-01

申请号：CN202411850752.7

申请日：2024-12-16

Applicant: 南京林业大学

Inventor： 刘砚一 ,  杜航 ,  邓天龙 ,  莫添立 ,  吴寅

IPC: G06V10/94 ,  G06V10/25 ,  G06V10/44 ,  G06V10/82

Abstract: 本发明公开了深度学习算法的硬件加速领域的一种基于FPGA的目标检测网络硬件加速系统，包括：缓存单元，与外部存储器连接，用于存储特征图、权重数据和中间计算数据；通过从外部存储器的多个端口并行加载数据至缓存单元，将特征图和权重数据分块存储，并按需动态加载当前计算所需的数据块；卷积模块，与缓存单元连接，用于对特征图进行卷积计算，基于量化策略将浮点数转换为定点数，并通过调整定点数中整数与小数部分的位宽进行优化；池化模块，与卷积模块连接，用于对特征图进行降采样处理，采用多通道并行池化结构，实现多个通道的池化计算同时进行。本发明显著提升目标检测网络在FPGA硬件上的计算速度，降低系统的存储与计算资源消耗。