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公开(公告)号：CN108735604B
公开(公告)日：2021-07-23
申请号：CN201710957976.1
申请日：2017-10-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。本发明的实施例还涉及晶体管的形成方法。
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公开(公告)号：CN105428394B
公开(公告)日：2020-06-05
申请号：CN201510193452.0
申请日：2015-04-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L21/336
Abstract: 半导体器件包括：第一鳍部件，嵌入在设置在半导体衬底上方的隔离结构内，第一鳍部件具有第一侧壁和相对的第二侧壁以及从第一侧壁延伸至第二侧壁的顶面。该器件也包括：第二鳍部件，设置在隔离结构上方并且具有第三侧壁和第四侧壁。第三侧壁与第一鳍部件的第一侧壁对准。该器件也包括：栅极介电层，直接设置在第一鳍部件的顶面上以及第二鳍部件的第三侧壁和第四侧壁上；以及栅电极，设置在栅极介电层上方。本发明还涉及鳍部件的结构及其制造方法。
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公开(公告)号：CN109786253A
公开(公告)日：2019-05-21
申请号：CN201811348935.3
申请日：2018-11-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/28
Abstract: 本发明实施例涉及具有减小的电容的栅极间隔件的FinFET器件以及用于形成FinFET器件的方法。具体地，根据本公开的FinFET器件包括由两次或更多次沉积形成的栅极间隔件。通过在不同的工艺时间沉积第一材料和第二材料来形成栅极间隔件，以降低栅极结构之间的寄生电容以及在源极/漏极区域的外延生长之后引入的接触。本发明实施例涉及一种半导体器件及其形成方法。
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公开(公告)号：CN108735604A
公开(公告)日：2018-11-02
申请号：CN201710957976.1
申请日：2017-10-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/823864 , H01L21/00 , H01L21/823814 , H01L21/823821 , H01L27/0924 , H01L29/0847 , H01L29/4983
Abstract: 一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。本发明的实施例还涉及晶体管的形成方法。
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公开(公告)号：CN111200023B
公开(公告)日：2023-12-08
申请号：CN201911128131.7
申请日：2019-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 形成集成电路结构的方法包括：形成突出高于隔离区域的顶面的半导体鳍。半导体鳍的顶部由第一半导体材料形成。在半导体鳍的顶面和侧壁上沉积半导体覆盖层。半导体覆盖层由与第一半导体材料不同的第二半导体材料形成。该方法还包括在半导体覆盖层上形成栅极堆叠件，在栅极堆叠件的侧壁上形成栅极间隔件，蚀刻栅极堆叠件的侧上的半导体鳍的部分，以形成延伸至半导体鳍中的第一凹槽，使半导体覆盖层凹进，以形成位于栅极间隔件的部分正下方的第二凹槽，以及实施外延以生长延伸至第一凹槽和第二凹槽中的外延区域。本发明的实施例还涉及集成电路器件。
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Patent Agency Ranking
公开(公告)号：CN110957266A
公开(公告)日：2020-04-03
申请号：CN201910894266.8
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种集成电路的制造方法，包括：提供元件结构包括基底，在基底上的源极/漏极部件，在基底上的栅极堆叠，于源极/漏极部件上方的接触孔，以及于源极/漏极部件上方并在栅极堆叠和接触孔之间的虚置部件。制造方法还包括：在接触孔中形成接触插塞，并电性耦合至源极/漏极部件，在形成接触插塞后，选择性移除虚置部件，以形成气隙延伸高于栅极堆叠顶面。制造方法还包括：于接触插塞上方形成密封层，并覆盖气隙。
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公开(公告)号：CN105789304B
公开(公告)日：2019-08-16
申请号：CN201510412099.0
申请日：2015-07-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/10 , H01L29/417 , H01L29/423 , H01L29/66 , H01L21/28
CPC classification number: H01L29/0673 , H01L21/02532 , H01L29/1037 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/66795 , H01L29/775 , H01L29/7851 , H01L29/78696
Abstract: 本发明提供了一种半导体结构及其形成方法。半导体结构包括：衬底；和鳍结构，位于衬底上方。半导体结构还包括：第一引线结构，形成在鳍结构上方；以及源极结构和漏极结构，形成在鳍结构的相对两侧上。半导体结构还包括：栅极结构，形成在鳍结构上方。另外，通过栅极结构将鳍结构与第一引线结构分离。
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公开(公告)号：CN108735603B
公开(公告)日：2021-08-03
申请号：CN201710581416.0
申请日：2017-07-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/768
Abstract: 一种晶体管装置及其制造方法。晶体管装置的制造方法包含形成金属栅极在第一层间介电质内、在金属栅极及第一层间介电质上进行处理、选择性成长硬遮罩在金属栅极上，且不从第一层间介电质成长硬遮罩、沉积第二层间介电质在硬遮罩及第一层间介电质上、平坦化第二层间介电质及硬遮罩，以及形成栅极接触插塞穿过硬遮罩，以电性耦合金属栅极。
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公开(公告)号：CN115910787A
公开(公告)日：2023-04-04
申请号：CN202210891977.1
申请日：2022-07-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/40 , H01L29/417 , H01L29/78
Abstract: 方法包括在衬底上形成沟道层和牺牲层的堆叠件。沟道层和牺牲层具有不同的材料组分并且在垂直方向上交替设置。方法还包括：图案化堆叠件以形成半导体鳍；在半导体鳍的侧壁上形成隔离部件；使半导体鳍凹进，从而形成源极/漏极凹槽，从而使得半导体鳍的凹进顶面位于隔离部件的顶面下方；从半导体鳍的凹进顶面生长基底外延层；在源极/漏极凹槽中沉积绝缘层；以及在源极/漏极凹槽中形成外延部件，其中，外延部件位于绝缘层之上。绝缘层位于基底外延层之上并且位于最底部沟道层之上。本申请的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN115527935A
公开(公告)日：2022-12-27
申请号：CN202210061058.1
申请日：2022-01-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L29/06 , H01L29/08 , H01L29/78
Abstract: 本文描述了一种半导体装置及制造此半导体装置的方法。方法包括在多层堆叠中图案化鳍状物及在鳍状物中形成开口的步骤，作为形成多层源极/漏极区域的初始步骤。形成开口进入鳍状物的寄生通道区域中。一旦形成开口，使用自下而上沉积制程在开口底部处沉积源极/漏极阻障材料至多层堆叠下方的位准。在源极/漏极阻障材料上形成多层源极/漏极区域。通过移除多层堆叠的牺牲层来形成纳米结构的堆叠，多层源极/漏极区域电耦合至纳米结构的堆叠。
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